Bài giảng thiết kế luận lý 1 - Chương 6: Bộ đếm và thanh ghi

les and Applications ”, 
 11th Edition, Ronald J. Tocci, Neal S. Widmer, 
 Gregory L. Moss
 6/4/2014 Logic Design 1 ©2014, CE Department 2
dce
2014
 Bộ đếm và thanh ghi
dce
 2014 Gi ới thi ệu (1)
 •Bộ đế m (Counter) là gì?
 – Đế m tu ần tự: 1, 2, 3, ..., 100, 1, 2, ...
 – Bi ểu đồ tr ạng thái
 –Bộ đế m đồ ng bộ và bất đồ ng bộ
 2
 12 4
 10 6
 8
 6/4/2014 Logic Design 1 ©2014, CE Department 4
dce
 2014 Gi ới thi ệu (2)
 •Bộ đế m sử dụng Flip-
 Flop (FF)
 –Bộ đế m N bit 
 sử
 dụng N – FF
 –Mạch đế m cơ bản
 6/4/2014 Logic Design 1 ©2014, CE Department 5
dce
 2014 Bộ đếm bất đồng bộ
 •Bất đồ ng bộ (Asynchronous – Ripple)
 – Xung CLK ch ỉ đượ c cấp cho FF A
 – Ngõ xu ất FF đóng vai trò xung CLK cho FF B, tươ ng tự
 cho các FF còn lại
 – Các ngõ xu ất DCBA bi ểu di ễn cho số nh ị phân 4 bit với D
 là bit tr ọng số cao nh ất (MSB)
 –Tồn tại th ời gian tr ễ (delay ) gi ữa các đáp ứng của các FF
 trong bộ đế m
 6/4/2014 Logic Design 1 ©2014, CE Department 6
dce
 2014 Bộ đếm bất đồng bộ
 •Bộ đế m bất đồ ng bộ 4-bit
 6/4/2014 Logic Design 1 ©2014, CE Department 7
dce
 2014 Bộ đếm bất đồng bộ
 • “MOD number”
 –Số tr ạng thái bộ đế m đi qua trong mỗi chu kỳ tr ướ c khi
 quay lại tr ạng thái ban đầ u
 –Tăng “MOD number” bằng cách thêm các FF vào bộ đế m
 – MOD number = 2N
 – Ví dụ:
 Bộ đế m MOD-80 cần bao nhiêu FF ?
 6/4/2014 Logic Design 1 ©2014, CE Department 8
dce
 2014 Chia t ần số (Frequency Division)
 • Ngõ xu ất của mỗi FF có tần số bằng ½ tần số của tín
 hi ệu tại chân CLK của FF
 • Ngõ xu ất của FF th ứ 2 có tần số bằng ¼ tần số của
 tín hi ệu xung CLK
 •Sử dụng N-FF có th ể tạo ngõ xu ất với tần số bằng
 1/2N tần số CLK ngõ nh ập
 6/4/2014 Logic Design 1 ©2014, CE Department 9
dce
 2014 Chia t ần số (Frequency Division)
 • Trong bất kỳ bộ đế m nào, tín hi ệu ngõ xu ất của FF
 cu ối cùng (MSB) có tần số bằng tần số của tín hi ệu
 CLK chia cho “MOD number ” của bộ đế m
 • Ví dụ
 –Bộ đế m MOD-16 , ngõ xu ất của FF cu ối cùng có tần số
 bằng 1/16 tần số tín hi ệu xung CLK - gọi là bộ đế m chia 16
 (divide-by-16 counter)
 –Bộ đế m MOD-60
 6/4/2014 Logic Design 1 ©2014, CE Department 10
dce
 2014 Bộ đếm với MOD number < 2N
 •Bộ đế m bất đồ ng bộ cơ bản N-FF được gi ới hạn đế n
 MOD number = 2N (MOD number lớn nh ất có th ể đạ t
 được với N-FF)
 •Bộ đế m cơ bản với MOD number < 2N: bộ đế m bỏ
 qua một số tr ạng thái trong chu ỗi đế m thông th ường
 • Ví dụ
 Cổng NAND làm thay 
 đổ i trình t ự chu ỗi đế m
 6/4/2014 Logic Design 1 ©2014, CE Department 11
dce
 2014 Bộ đếm với MOD number < 2N
 • Ngõ xu ất của cổng NAND được kết nối với ngõ nh ập
 bất đồ ng bộ CLR của mỗi FF
 – Ngõ xu ất = HIGH: không ảnh hưở ng đế n bộ đế m
 – Ngõ xu ất = LOW: các FF sẽ bị xoá về 0, tươ ng ứng bộ
 đế m sẽ về tr ạng thái 000 ngay lập tức
 • 2 ngõ nh ập của cổng NAND là 2 tín hi ệu ngõ xu ất B
 và C, ngõ xu ất cổng NAND = LOW khi B = C = 1
 – Điều ki ện xoá xảy ra khi bộ đế m chuy ển từ tr ạng thái 101
 sang 110 tại th ời điểm cạnh xu ống (NGT) của xung CLK
 th ứ 6
 – Khi các FF bị xoá, ngõ xu ất cổng NAND = HIGH, điều ki ện
 B = C = 1 không còn tồn tại 
 bộ đế m ho ạt độ ng bình
 th ườ ng
 6/4/2014 Logic Design 1 ©2014, CE Department 12
dce
 2014 Bộ đếm với MOD number < 2N
 Spike (glitch)
 Ngõ xu ất c ổng NAND 
 xu ống 0 
 Xoá b ộ 
 đế m v ề tr ạng thái 000
 000 001 010 011 100 101 000  
 MOD-6
 6/4/2014 Logic Design 1 ©2014, CE Department 13
dce
 2014 Bộ đếm với MOD number < 2N
 Tr ạng thái 
 •Bộ đế m đế m từ giá tr ị 000 tạm th ời 111
 (0) đế n 101 (5), bỏ qua giá
 tr ị 110 và 111 
 6 tr ạng
 110
 thái 
 bộ đế m MOD-6 000
 • Duty cycle: tỷ lệ ph ần tr ăm 001
 th ời gian tín hi ệu ở tr ạng
 101
 thái tích cực trên tổng th ời
 gian 1 chu kỳ 010
 – Xung vuông đố i xứng : 50%
 100
 – Ngõ xu ất C (xét mức logic 1): 011
 33.33% (⅓)
 Bi ểu đồ chuy ển tr ạng thái
 (State Transition Diagram)
 6/4/2014 Logic Design 1 ©2014, CE Department 14
dce
 2014 Bộ đếm với MOD number < 2N
 • MOD number = ?
 •Tần số tại ngõ xu ất D = ?
 6/4/2014 Logic Design 1 ©2014, CE Department 15
dce
 2014 Bộ đếm với MOD number < 2N
 • Quy trình xây dựng bộ đế m từ bắt đầ u từ 0 và có
 MOD number = X
 – Tìm số lượ ng FF nh ỏ nh ất sao cho 2N ≥ X. Nếu 2N = X, bỏ
 qua bướ c 2 và 3
 –Kết nối ngõ xu ất của cổng NAND với ngõ nh ập bất đồ ng
 bộ của tất cả các FF
 – Xác đị nh FF có ngõ xu ất ở mức 1 (HIGH) tại tr ạng thái bộ
 đế m = X, kết nối ngõ xu ất các FF này vào các ngõ nh ập
 của cổng NAND
 6/4/2014 Logic Design 1 ©2014, CE Department 16
dce
 2014 Bộ đếm Mười – bộ đếm BCD
 •Bộ đế m Mười (Decade): gồm 10 tr ạng thái phân bi ệt
 hay bộ đế m MOD-10 (không quan tâm đế n th ứ tự)
 •Bộ đế m BCD: bộ đế m đế m từ 0000 
 1001
 • Ứng dụng bộ đế m MOD-10: chia tần số cho 10
 6/4/2014 Logic Design 1 ©2014, CE Department 17
dce
 2014 IC đếm bất đồng bộ
 • IC 74LS293 (TTL)
 6/4/2014 Logic Design 1 ©2014, CE Department 18
dce
 2014 IC đếm bất đồng bộ
 6/4/2014 Logic Design 1 ©2014, CE Department 19
dce
 2014 IC đếm bất đồng bộ
 • Ví dụ:
 – Thi ết bộ đế m MOD-16 với tần số xung CLK ngõ nh ập 10
 kHz sử dụng IC 74LS293
 – Xác đị nh tần số ngõ xu ất Q3
 6/4/2014 Logic Design 1 ©2014, CE Department 20
dce
 2014 IC đếm bất đồng bộ
 •Bộ đế m MOD-10
 6/4/2014 Logic Design 1 ©2014, CE Department 21
dce
 2014 IC đếm bất đồng bộ
 •Bộ đế m MOD-14
 6/4/2014 Logic Design 1 ©2014, CE Department 22
dce
 2014 IC đếm bất đồng bộ
 •Bộ đế m MOD-60
 6/4/2014 Logic Design 1 ©2014, CE Department 23
dce
 2014 Bộ đếm xuống bất đồng bộ
 • Ngõ xu ất A (LSB) thay đổ i
 tr ạng thái tại mỗi bước đế m
 (t ương tự bộ đế m lên)
 • Ngõ xu ất B thay đổ i tr ạng thái
 khi A từ 0 
 1 (c ạnh lên)
 • Ngõ xu ất C thay đổ i tr ạng thái
 khi B từ 0 
 1 (c ạnh lên)
 
 Xung CLK đượ c đư a vào FF A
 A’ đóng vai trò xung CLK cho FF B
 B’ đóng vai trò xung CLK cho FF C
 6/4/2014 Logic Design 1 ©2014, CE Department 24
dce
 2014 Bộ đếm xuống bất đồng bộ
 6/4/2014 Logic Design 1 ©2014, CE Department 25
dce
 2014 Hạn chế của bộ đếm Ripple
 • Nguyên lý ho ạt độ ng cơ bản của bộ đế m bất đồ ng
 bộ (Ripple )
 • Tr ễ lan truy ền tpd (propogation delay) của FF
 – FF th ứ N sẽ không đáp ứng (thay đổ i tr ạng thái) ít nh ất
 ×
 trong kho ảng th ời gian N tpd sau khi tín hi ệu clock tích
 cực
 6/4/2014 Logic Design 1 ©2014, CE Department 26
dce
 2014 Hạn chế của bộ đếm Ripple
 6/4/2014 Logic Design 1 ©2014, CE Department 27
dce
 2014 Hạn chế của bộ đếm Ripple
 50
 ns
 • Điều ki ện để bộ đế m ho ạt độ ng đúng
 ≥ × ×
 Tclock N tpd hay fmax = 1/( N tpd )
 6/4/2014 Logic Design 1 ©2014, CE Department 28
dce
 2014 Hạn chế của bộ đếm Ripple
 000 
 100 
 100 
 
 CLK
 A
 B
 C
 NAND
 6/4/2014 Logic Design 1 ©2014, CE Department 29
dce
 2014 Bộ đếm đồng bộ (song song)
 •Bộ đế m đồ ng bộ (Synchronous – Parallel)
 – Kh ắc ph ục các nh ượ c điểm của bộ đế m bất đồ ng bộ
 – Các tín hi ệu CLK của tất cả các FF đượ c kết nối với nhau
 
 tín hi ệu clock ngõ nh ập đượ c đư a đế n mỗi FF một cách
 đồ ng th ời
 – Ch ỉ FF A (LSB) có tín hi ệu ngõ nh ập J = K = 1 (HIGH), các
 tín hi ệu J, K của các FF còn lại đượ c điều khi ển bởi tổ hợp
 các ngõ xu ất của các FF
 –Bộ đế m đồ ng bộ cần nhi ều mạch điện hơn so với bộ đế m
 bất đồ ng bộ
 6/4/2014 Logic Design 1 ©2014, CE Department 30
dce
 2014 Bộ đếm đồng bộ (song song)
 6/4/2014 Logic Design 1 ©2014, CE Department 31
dce
 2014 Bộ đếm đồng bộ (song song)
 • Ho ạt độ ng của bộ đế m
 – Ch ỉ các FF đỏ i hỏi chuy ển tr ạng thái (toggle) khi có tích
 cực cạnh xu ống (NGT) cần có J = K = 1
 – FF A chuy ển tr ạng thái mỗi khi có cạnh xu ống (NGT) của
 xung clock 
 J = K = 1
 – FF B chuy ển tr ạng thái mỗi khi có cạnh xu ống (NGT) của
 xung clock trong khi A = 1
 – FF C chuy ển tr ạng thái mỗi khi có cạnh xu ống (NGT) của
 xung clock trong khi A = B = 1
 – FF D chuy ển tr ạng thái mỗi khi có cạnh xu ống (NGT) của
 xung clock trong khi A = B = C = 1
 Các tín hi ệu J, K của mỗi FF nên kết nối sao cho chúng ở mức
 1 (HIGH) ch ỉ khi các ngõ xu ất của các FF tr ọng số th ấp hơn đề u
 ở mức 1
 6/4/2014 Logic Design 1 ©2014, CE Department 32
dce
 2014 Bộ đếm đồng bộ (song song)
 • Ưu điểm của bộ đế m đồ ng bộ
 – Ngõ xu ất của các FF thay đổ i tr ạng thái cùng lúc, đồ ng bộ
 với các cạnh xu ống (NGT) của xung clock ngõ nh ập
 – Tr ễ lan truy ền không bị tích lu ỹ qua các FF
 –Tổng th ời gian đáp ứng bằng th ời gian để 1 FF chuy ển
 tr ạng thái cộng với th ời gian để các mức lu ận lý mới lan
 truy ền qua 1 cổng AND để đế n ngõ nh ập J, K
 Tổng th ời gian tr ễ = tpd (FF) + tpd (AND)
 • IC đế m đồ ng bộ
 – 74LS160/162: bộ đế m đồ ng bộ MOD-10
 – 74LS161/163: bộ đế m đồ ng bộ MOD-16
 6/4/2014 Logic Design 1 ©2014, CE Department 33
dce
 2014 Thi ết kế bộ đếm đồng bộ
 •Bộ đế m: đồ ng bộ, bất đồ ng bộ ho ặc kết hợp đồ ng bộ
 và bất đồ ng bộ
 – Đế m số nh ị phân tu ần tự 000, 001, 010, 011...
 •Một số tr ường hợp, yêu cầu đế m không theo th ứ tự
 nh ị phân – ví dụ: 000, 010, 101, 001...
 • Các FF của bộ đế m đồ ng bộ đáp ứng cùng lúc với
 xung clock
 • Quá trình thi ết kế bộ đế m đồ ng bộ 
 thi ết kế các
 mạch lu ận lý để gi ải mã (decode) các tr ạng thái khác
 nhau của bộ đế m 
 điểu khi ển các ngõ nh ập J và K
 6/4/2014 Logic Design 1 ©2014, CE Department 34
dce
 2014 Thi ết kế bộ đếm đồng bộ
 1. Xác đị nh số FF cần
 thi ết(s ố bit của bộ đế m) và
 trình tự đế m theo yêu cầu
 6/4/2014 Logic Design 1 ©2014, CE Department 35
dce
 2014 Thi ết kế bộ đếm đồng bộ
 2. Vẽ sơ đồ chuy ển tr ạng
 thái th ể hi ện tất cả các
 tr ạng thái có th ể của bộ
 đế m,
 - Bao gồm cả các tr ạng
 thái không nằm trong
 trình tự đế m mong mu ốn
 6/4/2014 Logic Design 1 ©2014, CE Department 36
dce
 2014 Thi ết kế bộ đếm đồng bộ
 3. Sử d ụng b ảng 
 tr ạng thái để l ập 
 bảng li ệt kê các 
 tr ạng thái hi ện t ại 
 (PRESENT) và 
 các tr ạng thái kế 
 ti ếp (NEXT) 
 tương ứng
 6/4/2014 Logic Design 1 ©2014, CE Department 37
dce
 2014 Thi ết kế bộ đếm đồng bộ
 4. Thêm một cột vào bảng cho mỗi cặp ngõ nh ập J, K.
 Ứng với mỗi tr ạng thái PRESENT, xác đị nh mức
 lu ận lý của J & K để cho phép bộ đế m chuy ển từ
 tr ạng thái PRESENT sang tr ạng thái NEXT
 6/4/2014 Logic Design 1 ©2014, CE Department 38
dce
 2014 Thi ết kế bộ đếm đồng bộ
 5. Thi ết kế các mạch lu ận lý với ngõ xu ất tho ả mãn
 các mức lu ận lý cần thi ết của các ngõ nh ập J & K
 Sử dụng bìa Karnaugh
 6/4/2014 Logic Design 1 ©2014, CE Department 39
dce
 2014 Thi ết kế bộ đếm đồng bộ
 • Tính KA, tính JA
 KA = 1
 6/4/2014 Logic Design 1 ©2014, CE Department 40
dce
 2014 Thi ết kế bộ đếm đồng bộ
 • Tính JB, tính KB
 6/4/2014 Logic Design 1 ©2014, CE Department 41
dce
 2014 Thi ết kế bộ đếm đồng bộ
 • Tính JC, tính KC
 6/4/2014 Logic Design 1 ©2014, CE Department 42
dce
 2014 Thi ết kế bộ đếm đồng bộ
 6. Hi ện th ực mạch
 6/4/2014 Logic Design 1 ©2014, CE Department 43
dce
 2014 Bộ đếm lên/xuống đồng bộ
 • Tín hi ệu ngõ nh ập Up / Down điều khi ển vi ệc sử
 dụng các ngõ xu ất thông th ường (A, B, C, D) hay
 các ngõ xu ất đả o (A’, B’, C’, D’) để điều khi ển các
 ngõ nh ập J, K của các FF
 • Khi Up / Down ở mức 1 (HIGH) , các cổng AND 1, 2
 được tích cực và các cổng AND 3, 4 bị cấm
 
 Cho phép tín hi ệu A, B đi qua
 • Khi Up / Down ở mức 0 (LOW) , các cổng AND 1, 2
 bị cấm và các cổng AND 3, 4 được tích cực
 
 Cho phép tín hi ệu A’, B’ đi qua
 6/4/2014 Logic Design 1 ©2014, CE Department 44
dce
 2014 Bộ đếm lên/xuống đồng bộ
 6/4/2014 Logic Design 1 ©2014, CE Department 45
dce
 2014 Bộ đếm lên/xuống đồng bộ
 6/4/2014 Logic Design 1 ©2014, CE Department 46
dce
 2014 Bộ đếm với khả năng Preset
 • Ho ạt độ ng Preset
 –Bộ đế m có th ể đượ c thi ết lập về bất kỳ tr ạng thái ban đầ u
 nào theo mong mu ốn
 – Có th ể là đồ ng bộ ho ặc bất đồ ng bộ với xung clock, ho ạt
 độ ng này còn gọi là nạp song song (parallel loading ) cho
 bộ đế m
 – Các chân ngõ nh ập bất đồ ng bộ PRESET & CLEAR của
 FF đượ c dùng cho ho ạt độ ng Preset bất đồ ng bộ
 •Nạp tr ạng thái mong mu ốn cho bộ đế m
 1. Thi ết lập tr ạng thái đế m mong mu ốn tại các chân ngõ
 nh ập song song P2, P1 và P0
 2. Tạo một xung mức 0 (LOW) tại chân ngõ nh ập
 PARALLEL LOAD (PL)
 6/4/2014 Logic Design 1 ©2014, CE Department 47
dce
 2014 Bộ đếm với khả năng Preset
 6/4/2014 Logic Design 1 ©2014, CE Department 48
dce
 2014 IC 74LS193/HC193
 • Ch ức năng
 –Bộ đế m lên/xu ống đồ ng bộ MOD-16
 –Hỗ tr ợ ch ức năng Preset bất đồ ng bộ và Master reset bất
 đồ ng bộ
 • Mô tả ch ức năng các chân
 – Xung clock ngõ nh ập CP U and CP D – tích cực cạnh lên
 • Đế m lên: CP D ở mức 1 (HIGH)
 • Đế m xu ống: CP U ở mức 1 (HIGH)
 – Master Reset (MR): tích cực mức 1 (HIGH) và reset tr ạng
 thái bộ đế m về 0000 (ưu tiên cao nh ất)
 – Các ngõ nh ập Preset: P3 
 P0, các ngõ xu ất: Q3 
 Q0
 – Các ngõ xu ất Terminal Count (TC): sử dụng khi kết nối 2
 ho ặc nhi ều hơn các IC để thành bộ đế m với MOD lớn hơn
 6/4/2014 Logic Design 1 ©2014, CE Department 49
dce
 2014 IC 74LS193/HC193
 6/4/2014 Logic Design 1 ©2014, CE Department 50
dce
 2014 IC 74LS193/HC193
 Cấu tạo ngõ xu ất TCU và TCD của 74ALS193
 6/4/2014 Logic Design 1 ©2014, CE Department 51
dce
 2014 IC 74LS193/HC193 – Ví dụ
 6/4/2014 Logic Design 1 ©2014, CE Department 52
dce
 2014 IC 74LS193/HC193 – Ví dụ
 6/4/2014 Logic Design 1 ©2014, CE Department 53
dce
 2014 IC 74LS193/HC193 – Ví dụ
  Tại th ời điểm t0 các FF của bộ đế m đề u ở mức 0 LOW) 

 TCU ở mức 1 (HIGH)
  Ngay tr ướ c th ời điểm t1, ngõ nh ập PL có một xung mức 0
 (LOW) 
 các chân ngõ xu ất Q3 –Q0 sẽ đượ c nạp giá tr ị của
 các ngõ nh ập P3 –P0 
 giá tr ị các ngõ xu ất Q sẽ là 1011
  Tại t1, ngõ nh ập CP U tích cực cạnh lên (PGT), nh ưng bộ đế m
 không th ể đáp ứng lại do tín hi ệu PL vẫn còn ở tr ạng thái tích
 cực
  Tại t2, t3, t4 và t5, bộ đế m đế m lên tại các cạnh lên của CP U
  Sau th ời điểm t5, tr ạng thái bộ đế m là 1111 nh ưng TCU ch ưa
 xu ống mức 0 (LOW) cho đế n th ời điểm CP U xu ống 0 tại t6
  Tại cạnh lên ti ếp theo của CP U, bộ đế m về tr ạng thái 0000
 6/4/2014 Logic Design 1 ©2014, CE Department 54
dce
 2014 IC 74LS193/HC193 – Ví dụ
 6/4/2014 Logic Design 1 ©2014, CE Department 55
dce
 2014 IC 74LS193/HC193 – Ví dụ
 6/4/2014 Logic Design 1 ©2014, CE Department 56
dce
 2014 Bộ đếm đa tr ạng thái với 74193
 6/4/2014 Logic Design 1 ©2014, CE Department 57
dce
 2014 Thanh ghi mạch tích hợp
 • Vào song song/ra song song (Parallel in/parallel out)
 • Vào nối ti ếp/ra song song (Serial in/serial out)
 • Vào song song/ra nối ti ếp (Parallel in/serial out)
 • Vào nối ti ếp/ra song song (Serial in/parallel out)
 6/4/2014 Logic Design 1 ©2014, CE Department 58
dce
 2014 Đọc thêm
 • Ch ương 7: Counters and Registers trong sách
 Digital System của Ronal Tocci
 6/4/2014 Logic Design 1 ©2014, CE Department 59