Bài giảng Kiến trúc máy tính & Hợp ngữ - Chương 2: Mức logic số

 2.1 Mạch số
 Chương 2.
 1. Đại cương
 Mức logic số z Là mạch điện tử hoạt động ở 2 
 mức điện áp: cao (1) và thấp (0)
 z Bóng điện tử / Transistor
 Đại cương mạch số
 z Bảng mạch in, Mạch tích hợp, 
 Mạch tổ hợp Chip: DIP / PGA / PQFP
 z SSI: small (vài chục)
 Mạch tuần tự z MSI: medium (vài trăm)
 Thanh ghi và bộ nhớ z LSI: large (vài ngàn)
 z VLSI: very large
 z Thông tin nhị phân biểu diễn = tín hiệu điện cao thấp. 3. Đại số Bool
 z Thao tác trên thông tin nhị phân thực hiện bằng cổng z Đại số Bool
2. Cổng luận lý: z Nghiên cứu các mệnh đề luận lý (1 trong 2 trị: Đ hoặc S)
 z mạch số gồm 1 hoặc nhiều ngõ nhập và 1 ngõ xuất. z Bốn phép tính luận lý cơ bản: Not, And, Or, Xor
 z Có sự tương ứng giữa mạch số và hàm Bool
 z Các cổng cơ bản (h 1.2 / h 4): ký hiệu, bảng chân trị
 ƒ Vẽ mạch số ứng với hàm: F = A + B’ C
 z Phân tích thiết kế mạch số:
 ƒ Lập bảng chân trị -Biểu diễn dạng đại số
 ƒ Tìm mạch đơn giản bằng PP biến đổi đại số Bool
 z VD1: Thiết kế mạch số với bảng chân trị. 4. Bản đồ Karnaugh
 A B C Y z Từ các trị 1, xây dựng các tích cơ bản ƒ Phương pháp bản đồ để đơn giản biểu thức Bool
 0 0 0 0 z Lập hàm Bool bằng tổng các tích cơ bản z Các khái niệm:
 0 0 1 0 z (Vẽ mạch số) ƒ Bản đổ Karnaugh - Các ô liền kề (chỉ có 1 biến khác nhau)
 z Đơn giản hàm Bool bằng PP đại số z Bước 0: Chuẩn bị bản đồ K với số biến phù hợp
 0 1 0 1
 z (Vẽ mạch số) z Bước 1: Chuyển các giá trị 1 của bản chân trị vào bản đồ
 0 1 1 1 z Mở rộng: Thêm trị 1 tại 111 z Bước 2: Xây dựng các nhóm
 k
 1 0 0 0 z VD2: Đơn giản mạch ƒ Kích thước 2 , với k = n, n – 1, n – 2, ... 1 (giảm dần từ n đến 1)
 ƒ Sao cho không có nhóm con (nằm trọn trong nhóm lớn hơn)
 z Y = A B’ + A B
 1 0 1 1 Xét loại nhóm thừa (bỏ đi không ảnh hưởng đến kết quả)
 1 1 0 0 (Liên quan đến khái niệm phủ tối tiểu trong Toán rời rạc)
 z Bước 3: Tạo biểu thức (là tổng các tích)
 1 1 1 0
 ƒ Mỗi nhóm kích thước 2k là một tích với số phần tử (n – k)
 ƒ Chiếu lên từng cạnh
 1
 2.2 Mạch tổ hợp
z Bài tập: 1. Đại cương
 z Gồm 1 số cổng luận lý kết nối với nhau, 
 z 1, 2, 3, 4, 5, 6, 
 ƒ với 1 tập các ngõ vào (n) các ngõ ra (m)
 z
 Bản đồ Karnaugh: 7, 8 (tr.21) z Xác định bằng bảng chân trị 
 ƒ (n biến nhập, m biến xuất)
 z Mô tả bằng:
 ƒ Lược đồ logic - Lược đồ khối (h 2.1)
 ƒ VD: lược đồ logic (a), lược đồ khối (b), bảng chân trị (c)
2. Mạch cộng: b. Mạch toàn cộng (Full Adder)
 z Cộng 2 ký số nhị phân z Cộng thêm bit nhớ
 a. Mạch nửa cộng (Half Adder) z Gồm 3 ngõ vào (x, y, z) và 2 ngõ ra (S và C)
 z (gồm 2 mạch nửa cộng và 1 cổng OR) (h 2.4)
 z Gồm 2 ngõ vào (x, y) và 2 ngõ ra (S: sum, C: carry)
 z (h 2.2) lược đồ logic (a), lược đồ khối (b), bảng chân trị (c)
3. Mạch giải mã và mã hóa
 z Đổi thông tin mã hóa nhị phân thành thông thường
 z 1012 = 510
 a. Mạch giải mã:
 z Gồm n ngõ vào và m ngõ ra (m ≤ 2n) 
 z (Ngõ cho phép nhập: E – Enable)
 z Mạch giải mã 3 – 8 (h 2.5) Æ
 z Mạch giải mã dùng cổng NAND (h 2.6 / h 5)
 2
z (Ứng dụng của mạch giải mã) z Mở rộng mạch giải mã (h 2.7)
 z Chọn thanh ghi theo tín hiệu mã thanh ghi từ CU
 A2 A1 A0 Y
 0 0 0 0
 0 0 1 1
 0 1 0 2
 0 1 1 3
 1 0 0 4
 1 0 1 5
 1 1 0 6
 1 1 1 7
b. Mạch mã hóa: 4. Mạch dồn và mạch phân
 z Ngược lại với giải mã a. Mạch dồn (MUX)
 z (h 7)
 z Còn gọi là mạch chọn dữ liệu
 z Thiết kế bằng phương 
 pháp phân tích z Chọn thông tin nhị phân từ 1 trong 2n ngõ nhập đưa ra 
 ƒ Tích các tổng (Product of ngõ xuất. Việc chọn dựa theo n ngõ nhập chọn.
 Sum – POS) 
 z Thiết kế:
 thay vì 
 z
 ƒ Tổng các tích (Sum of Hãy vẽ mạch giải mã 2 – 4 
 Product – SOP) z Ý nghĩa của cổng AND (dẫn thông tín hiệu: x * 1 = x), 
z (Ứng dụng: biến tín hiệu mỗi thời điểm chỉ có 1 cổng thông 
 ngắt thành số hiệu thiết z Đưa ngõ vào chọn cho từng cổng AND
 bị phát sinh ngắt) z Kết luận: MUX tạo từ mạch giải mã n – 2n, thêm 2n đường 
 nhập (h 2.8)
z Mở rộng mạch giải mã: a2 a1 a0
 z Xây dựng mạch giải mã 0 0 0 0 b. Mạch phân (DEMUX)
 từ các mạch giải mã 0 0 1 1 z Nhận 1 ngõ nhập và phân bổ nó đến 1 trong nhiều (2n) 
 có kích thước nhỏ hơn. 0 1 0 2 vị trí xác định.
 z VD: MUX 3 – 8 từ các MUX 2 - 4 0 1 1 3 z (h 8 mạch dồn 4 – 1 và mạch phân 1 – 4)
 z Giải thích: 1 0 0 4 z ********************
 ƒ Xét bảng chân trị 1 0 1 5
 1 1 0 6
 ƒ số nhị phân 3 bit: 
 2 1 0 
 a2 a1 a0(2)= a2.2 + a1.2 + a0.2 (10) 1 1 1 7
 2 1 0
 = a2.2 (10) + (a1.2 + a0.2 ) = a2.4 + a1 a0(2)
 3
 z Ứng dụng mạch dồn và mạch phân: z Bài tập: 1, 2, 3, 6 (tr. 31 và 32)
 Dẫn thông tin theo 1 đường truyền dữ liệu chung. (h10)
 ƒ Chuyển tín hiệu 102 cho mạch dồn và 002 cho mạch phân 3 x 8
 3 8
 Decoder
 E
 2 x 4
 Decoder 3 x 8
 3 8
 Decoder
 E
 3 x 8
 3 8
 Decoder
 E
 3 x 8
 3 8
 Decoder
 E
2.3 Mạch tuần tự
z Tổng quát
 z Mạch lật SR (Set – Reset) S R Q(t+1)
 z Các hệ thống số đều cần có thành phần lưu trữ z (xem bảng đặc tính) 0 0 Q(t)
 z Ngõ ra có thể phụ thuộc ngõ vào trước đó (mạch có nhớ) z Mạch lật D (Data) 0 1 0
 z Tuần tự đồng bộ hóa bằng xung đồng hồ. z Thêm cổng đảo giữa S và R 1 0 1
 z (h 3.1 và 3.2) (thêm h 10) 1 1 ?
z Mạch lật (Flip Flop – FF)
 z Mạch tuần tự đơn gián nhất, lưu 1 bit nhị phân
 z Có 2 ngõ ra: trị bình thường (Q), trị bù (Q’)
 z Bảng đặc tính: Q(t): tr thái hiện tại, Q(t+1): tr thái kế
 z Phân loại:
 z Số ngõ vào
 z Cách thức các ngõ vào tác động đến ngõ ra.
 z Mạch lật lề (h 3.5)
 z Mạch lật JK (J K)
 z Gồm 2 mạch lật: chủ và tớ
 z Q(t+1) = Q’(t) khi J = K = 1
 z Mạch lật T (Toggle)
 z 2 ngõ vào J, K kết nối thành T (J = K = T)
 z (h 3.3 và 3.4)
 4
 z Mạch tuần tự
 z Kết nối mạch lật với các cổng. Ví dụ: h 3.7
 z Bảng kích thích (tự xem)
 z Bảng liệt kê các tổ hợp nhập cần có để tạo ra 1 thay đổi 
 trạng thái yêu cầu.
 z Gồm 2 cột Q(t) và Q(t+1) và một cột cho mỗi ngõ vào
 z Ký hiệu X: điều kiện không cần (hoặc tùy chọn): vì có 2 
 cách chuyển tiếp
 S R Q(t+1) Q(t) Q(t+1) S R
 0 0 Q(t) 0 0 0 X
 0 1 0 0 1 1 0
 1 0 1 1 0 0 1
 1 1 ? 1 1 X 0
z Phương trình nhập mạch lật: z Qui trình thiết kế mạch tuần tự:
 z Biểu thức Bool mô tả mạch tổ hợp tạo ngõ nhập cho z Chuyển đặc tả sang lược đồ trạng thái
 các mạch lật z Chuyển lược đồ trạng thái sang bảng trạng thái
z Bảng trạng thái mạch lật: z Xây dựng lược đồ luận lý từ bảng trạng thái
 z Gồm 4 phần: (bảng 3.2) Ví dụ: mạch đếm nhị phân
 trạng thái hiện hành, nhập, trạng thái kế, xuất
z Lược đồ trạng thái
 z Thể hiện bằng hình ảnh của bảng trạng thái (h 3.8)
 z Hình tượng các chuyển tiếp trạng thái, giúp hiểu 
 hoạt động của mạch.
 2.4 Thanh ghi và bộ nhớ
z Bài tập 8, 9, 10, (11) z Thanh ghi (Register)
 z Lưu nhiều (n) bit, gồm n mạch lật. Lưu dữ liệu và 
 cung cấp cho các mạch khác.
 z Ví dụ: 4.1
 z Điều khiển việc chuyển thông tin bằng cổng.
 z Các thanh ghi đặc biệt:
 z Mạch đếm (Counter)
 z Thanh ghi dịch (Shift register)
 5
z Thanh ghi z Khảo sát thanh ghi nạp song song
 nạp song song ƒ Khi Load = 0
 ƒ Khi Load = 1
 z Thanh ghi dịch 2 chiều 
 nạp song song (h 4.4)
z Thanh ghi dịch
z Khảo sát thanh ghi dịch 2 chiều nạp song song
 ƒ Khi S1S0 có giá trị lần lượt là 00 , 01 , 10 , 11
 các chức năng tương ứng là : ...
 z Mạch đếm nhị phân
 z (áp dụng từ bài thiết kế mạch 
 tuần tự)
 6
 z Bộ nhớ
 z Lưu trữ và truy xuất theo đơn vị từ (word)
 z Kích thước của 1 word ?
 z Kích thước của bộ nhớ ?
z Bộ nhớ truy cập bất kỳ (RAM)
z Bộ nhớ chỉ đọc (ROM)
 7