Bài giảng Kiến trúc máy tính - Chương 3: Tổng quan về máy tính và hệ thống kết nối trong máy tính - Nguyễn Thị Phương

 vi hơn nhưng vẫn đảm bảo ko làm ảnh hưởng đến
 bus hệ thống khi dl truyền từ tb ngoại vi quá lớn
+
 Kiến trúc truyền thống (Có cache)
 Local Bus
 Processor Cache
 Local I/O
 controller
 Main
 Memory
 System Bus
 Network Expansion
 bus interface Serial
 SCSI
 Modem
 Expansion Bus
 (a) Traditional Bus Architecture
 Main
 Memory
 Local Bus Cache
 Processor /Bridge System Bus
 SCSI FireWire Graphic Video LAN
 High-Speed Bus
 FAX Expansion
 bus interface Serial
 Modem
 Expansion Bus
 (b) High-Performance Architecture
 Figure 3.17 Example Bus Configurations
 Local Bus
 Processor Cache
 Local I/O
 controller
 Main
 Memory
 System Bus
 Network Expansion
 bus interface Serial
 SCSI
 Modem
 Expansion Bus
 Kiến trúc hiệu suất cao
 (a) Traditional Bus Architecture
 Main
 Memory
 Local Bus Cache
Processor /Bridge System Bus
 SCSI FireWire Graphic Video LAN
 High-Speed Bus
 FAX Expansion
 bus interface Serial
 Modem
 Expansion Bus
 (b) High-Performance Architecture
 Figure 3.17 Example Bus Configurations
+
 c. Các yếu tố trong thiết kế Bus
1. Loại bus 4. Độ rộng bus
 Chuyên dụng Địa chỉ
 Ghép kênhLoại Độ rộng bus Dữ liệu
 Dành Địa chỉ
2. Phương pháp riêngtrọng tài 5. LoạiDữ liệu truyền dữ liệu
 Ghép Loại truyền dữ liệu
 kênh Đọc
 Tập trung Phương pháp trọng tài Ghi Đọc
 Tập trung Đọc thay 
 Phân tán đổi ghi
 Phân tán Định thời Đọc sauGhi 
 Đồng bộ khi ghi
3. Định thời Bất đồng Khối Đọc thay đổi ghi
 bộ
 Đồng bộ Đọc sau khi ghi
 Bất đồng bộ Khối
+
 1. Các loại bus: chuyên dụng và ghép 
 kênh. 
  Bus chuyên dụng sử dụng cho một chức năng cụ thể: vd: bus dữ liệu, bus địa
 chỉ, bus điều khiển
  Ưu điểm: nhanh hơn, ít có xung đột bus
  Nhược điểm: tăng kích thước và chi phí
  Bus ghép kênh: các thông tin (dữ liệu, địa chỉ) được truyền trên cùng một
 đường. 
  Sử dụng đường điều khiển AV (Address Valid control line). 
  Khi bắt đầu, đ/c được đưa vào bus và đường AV được kích hoạt. 
  Các module nhận địa chỉ, kiểm tra xem có phải đ/c của nó không. 
  Thông tin đ/c được loại bỏ và một kênh truyền được thiết lập để truyền dữ liệu đọc
 hoặc ghi
  Ưu điểm: ít đường hơn, tiết kiệm không gian và chi phí
  Nhược điểm: mạch phức tạp hơn
+
 2. Phương pháp phân xử (trọng tài)
 Đôi khi, tại một thời điểm có nhiều module cần 
 chiếm bus cần quyết định xem module nào có 
 quyền sử dụng bus: phân xử (trọng tài) bus
 Phương pháp phân xử bus: tập trung và phân tán
 Phân xử tập trung: bộ điều khiển (bộ phân xử) phân 
 bổ thời gian trên bus. Bộ điều khiển này có thể là 
 một thiết bị riêng hoặc một phần của bộ XL
 Phân xử phân tán: mỗi module chứa một access 
 control logic và chúng làm việc cùng nhau để chia 
 sẻ đường truyền
 +
 3. Định thời
 Định thời là cách các sự kiện được 
 phối hợp truyền trên bus
 T1 T2 T3
 Hai loại: đồng bộ và không đồng bộ
 Clock
 Status
 Định thời đồng bộ: Status signals
 lines
  Mỗi hoạt động truyền trên bus được thực Address
 Stable address
 hiện theo các xung đồng hồ lines
 Address
  Bus chứa một đường xung đồng hồ (clock enable
 Data
 line) truyền liên tiếp một chuỗi các bit 0, 1 Valid data in
 Read lines
  Khoảng thời gian T được gọi là chu kỳ cycle
 Read
 đồng hồ
 Data
 Valid data out
  Tất cả các thiết bị trong máy tính đều đọc Write lines
 cycle
 được và đồng bộ các hoạt động truyền Write
 theo xung này
 Figure 3.18 Timing of Synchronous Bus Operations
+
 3. Định thời (tiếp)
  Định thời không đồng bộ
  Không sử dụng tín hiệu đồng hồ.
  Sau khi dữ liệu được đưa vào bus, bộ nhớ gửi một tín hiệu ACK để báo cho VXL 
 biết việc đọc hoặc ghi dữ liệu
 Truyền đồng bộ: thực hiện đơn Status
 Status signals
 giản tuy nhiên ít linh hoạt hơn lines
 truyền không đồng bộ
 Address
 lines Stable address
 Việc truyền theo xung đồng hồ 
 đôi khi làm giảm hiệu suất hệ 
 thống Read
 Data
 Truyền không đồng bộ: hiệu lines Valid data
 quả hơn trong trường hợp nhiều 
 thiết bị có tốc độ xử lý khác nhauAcknowledge 
 chia sẻ chung bus
 (a) System bus read cycle
 Status
 Status signals
 lines
 Address
 lines Stable address
 Data
 lines Valid data
 Write
 Acknowledge
 (b) System bus write cycle
 Figure 3.19 Timing of Asynchronous Bus Operations
 Status
 Status signals
 lines
 Address
 lines Stable address
 Read
 Data
 lines Valid data
Acknowledge
 (a) System bus read cycle
 Status
 Status signals
 lines
 Address
 lines Stable address
 Data
 lines Valid data
 Write
Acknowledge
 (b) System bus write cycle
 Figure 3.19 Timing of Asynchronous Bus Operations
+
 Bài tập
 1. Xét một hệ thống máy tính có độ rộng bus địa 
 chỉ là 16b, bus dữ liệu là 16b.
 a. Không gian địa chỉ bộ nhớ là bao nhiêu?
 b. Dung lượng tối đa của bộ nhớ là bao nhiêu nếu kích 
 thước mỗi ngăn nhớ là 16b
 2. Xét VXL 32b, với bus dữ liệu có độ rộng 16b, 
 hoạt động với tốc độ đồng hồ 8MHz. Giả sử một 
 chu kỳ bus = 4 chu kỳ đồng hồ. Tính tốc độ dữ 
 liệu tối đa được truyền qua bus (theo B/s). Nếu 
 tăng bus dữ liệu lên 32 đường, liệu hiệu suất của 
 hệ thống có được cải thiện?
+ 3.5. Kết nối điểm - điểm
 Nhược điểm của hệ thống kết nối bus:
  Tốc độ của bus đồng bộ không cao do khó khăn trong 
 việc tăng tần số tín hiệu đồng hồ.
  Khi tốc độ dữ liệu cao, việc thực hiện các chức năng
 đồng bộ và phân xử bus một cách kịp thời trở nên khó 
 khăn hơn
  Với chip đa nhân, nếu sử dụng bus để kết nối, trao đổi 
 dữ liệu giữa các nhân sẽ không đáp ứng được tốc độ 
 VXL giảm hiệu suất.
 Giải pháp: kết nối điểm-điểm: có độ trễ thấp, tốc
 độ dữ liệu cao, và khả năng mở rộng tốt hơn.
 2 loại kết nối điểm – điểm: QPI và PCIe
+Đường dẫn nhanh
 (Quick Path Interconnect) QPI
 Được giới thiệu vào năm 2008
 Nhiều kết nối trực tiếp
  Các kết nối từng cặp trực tiếp tới các thành phần khác
 giúp loại bỏ việc phân xử thường thấy trong các hệ
 thống truyền dẫn chia sẻ.
 Kiến trúc giao thức phân lớp
  Những kết nối của bộ xử lý sử dụng kiến trúc giao
 thức phân lớp chứ không chỉ đơn giản sử dụng tín
 hiệu điều khiển thường thấy trong sắp xếp các bus 
 chia sẻ.
 Truyền dữ liệu gói
  Dữ liệu được gửi thành 1 chuỗi các gói chứa tiêu đề
 điều khiển (header) và mã kiểm soát lỗi.
 e e
 c c
 i i
 v v
 e I/O Hub e
 d d
 O O
 / /
 I I
 Cấu hình
 M Core Core M
 A A
 R A B R
 D D chip đa
 nhân sử
 M Core Core M
 A A dụng
 R C D R
 D D QPI
 e e
 c c
 i i
 v v
 e I/O Hub e
 d d
 O O
 / /
 I I
 QPI PCI Express Memory bus
Figure 3.20 Multicore Configuration Using QPI
+
 Các lớp QPI
  QPI được định nghĩa là một kiến 
 trúc bốn lớp, bao gồm các lớp sau:
  Vật lý: Bao gồm dây dẫn mang tín 
 hiệu, cũng như mạch và logic để hỗ 
 trợ các tính năng truyền và nhận các 
 bit 1 và 0. Đơn vị chuyển giao ở lớp 
 này 20 bit, được gọi là Phit (physical 
 unit).
  Liên kết: Chịu trách nhiệm truyền tin cậy và điều khiển luồng. Đơn 
 vị dữ liệu của lớp Liên kết là một Flit 80-bit (flow control unit)
  Định tuyến: Cung cấp một framework để chuyển các gói dữ liệu
  Giao thức: Bộ quy tắc để trao đổi các gói tin dữ liệu giữa các thiết 
 bị. Một gói bao gồm một số không đổi các Flit.
+
 a. Lớp vật lý
 COMPONENT A
 Intel QuickPath Interconnect Port
 k
 k
 l
 l
 C
 C
 Transmission Lanes Reception Lanes 
 d
 v
 c
 w
 R
 F
 k
 k
 l
 l
 C
 C
 Reception Lanes Transmission Lanes
 d
 v
 c
 w
 R
 F
 Intel QuickPath Interconnect Port
 COMPONENT B
 Figure 3.22 Physical Interface of the Intel QPI Interconnect
+ b. Lớp liên kết
 #2n+1 #n+1 #1 QPI
 lane 0
 bit stream of flits #2n+2 #n+2 #2 QPI
 lane 1
 #2n+1 #2n #n+2 #n+1 #n #2 #1
 #3n #2n #n QPI
 lane 19
 Figure 3.23 QPI Multilane Distribution 
+ b. Lớp liên kết (tiếp)
  Thực hiện hai chức năng  Chức năng điều khiển
 chính: điều khiển luồng luồng
 và điều khiển lỗi.  Cần thiết để đảm bảo rằng 1 
 thực thể QPI gửi không áp 
  Vận hành trên cấp flit (flow 
 đảo 1 thực thể QPI nhận 
 control unit – đơn vị điều
 bằng cách gửi dữ liệu nhanh 
 khiển luồng)
 hơn khả năng xử lý dữ liệu 
  Mỗi flit gồm 1 bản tin 72- và xoá bộ đệm để nhiều dữ 
 bit và một mã kiểm soát lỗi liệu mới đến của phía nhận 
 8-bit được gọi là cyclic 
 redundancy check (CRC)  Chức năng điều khiển lỗi
  Phát hiện và khắc phục lỗi 
 bit, do đó tránh cho các lớp 
 cao hơn gặp lỗi bit
+
 c. Lớp giao thức và lớp định tuyến
 Lớp Định tuyến Lớp Giao thức
  Gói (packet) là đơn vị truyền
  Được sử dụng để xác định 
 đường đi mà một gói sẽ đi  Một chức năng quan trọng 
 qua các kết nối hệ thống được thực hiện ở lớp này là 
 có sẵn giao thức liên kết bộ nhớ cache 
 - đảm bảo rằng các giá trị bộ 
  Xác định bởi phần sụn và nhớ chính được giữ trong nhiều 
 mô tả các đường dẫn mà cache là phù hợp
 một gói tin có thể đi theo
  Một gói dữ liệu thông thường là 
 một khối dữ liệu được gửi đến 
 hoặc từ một bộ nhớ cache
+
 3.6. Kết nối thiết bị ngoại vi 
 Peripheral Component Interconnect (PCI)
  Một bus băng thông cao, độc lập với bộ xử lý, có thể hoạt động như 
 một bus ngoại vi
  PCI cung cấp hiệu suất cao hơn cho các thiết bị I/O tốc độ cao (vd: 
 card mạng, card màn hình, card ổ cứng)
  Nhóm quan tâm đặc biệt PCI (Special Interest Group - SIG)
  Được tạo ra để phát triển và duy trì tính tương thích của các đặc tính
 PCI
  PCI Express (PCIe)
  Cơ chế kết nối điểm-điểm nhằm thay thế cơ chế dựa trên bus như PCI
  Yêu cầu chính là dung lượng cao để hỗ trợ nhu cầu của thiết bị I / O 
 tốc độ dữ liệu cao hơn, như Gigabit Ethernet
  Một yêu cầu khác là phải hỗ trợ các ứng dụng với luồng dữ liệu thời
 gian thực
+
 Core Core
 Cấu hình 
 Gigabit PCIe
 Memory
 Ethernet
 PCIe Chipset
 PCIe–PCI PCIe
 Memory
 Bridge
 PCIe
 PCIe PCIe
 Switch
 PCIe PCIe
 Legacy PCIe PCIe PCIe
 endpoint endpoint endpoint endpoint
 Figure 3.24 Typical Configuration Using PCIe
 +
 Lớp giao thức PCIe
Kiến trúc giao thức PCIe
 bao gồm các lớp sau:
 a. Vật lý (Physical): Bao gồm các
 dây dẫn thực tế mang tín hiệu, 
 cũng như mạch và logic để hỗ
 trợ các tính năng cần thiết trong
 việc truyền và nhận các bit 1 và
 0.
 b. Liên kết dữ liệu (Data link layer – DLL): Chịu trách nhiệm truyền tin cậy và 
 điều khiển luồng. Các gói dữ liệu được tạo ra và được xử lý bởi DLL được gọi là 
 gói DLLP.
 c. Giao dịch (Transaction Layer): Tạo ra và xử lý các gói dữ liệu được sử dụng 
 để thực hiện các cơ chế truyền dữ liệu được tải/lưu trữ và cũng quản lý điều 
 khiển luồng của các gói tin giữa hai thiết bị. Các gói dữ liệu của lớp này được 
 gọi là gói TLP.
+
 a. Lớp vật lý
 Phân phối đa tuyến PCIe
 B4 B0 128b/ PCIe
 130b lane 0
 byte stream
 B5 B1 128b/ PCIe
 130b lane 1
 B7 B6 B5 B4 B3 B2 B1 B0
 B6 B2 128b/ PCIe
 130b lane 2
 B7 B3 128b/ PCIe
 130b lane 3
 Figure 3.26 PCIe Multilane Distribution 
 D+ D–
 8b
 Differential
 Scrambler Receiver
 8b 1b Clock recovery
 circuit
 Data recovery
 128b/130b Encoding circuit
 130b 1b
 Parallel to serial Serial to parallel
 1b 130b Sơ đồ khối
 Transmitter Differential Truyền và
 128b/130b Decoding
 Driver
 128b nhận PCIe
 D+ D–
 Descrambler
 (a) Transmitter
 8b
 (b) Receiver
Figure 3.27 PCIe Transmit and Receive Block Diagrams
+  Nhận các yêu cầu đọc và ghi từ 
 phần mềm phía trên TL và tạo ra 
 các gói tin yêu cầu để truyền tới 
 đích qua lớp liên kết (link layer)
 b. Lớp giao dịch
  Hầu hết các giao dịch sử dụng kỹ 
 PCIe thuật giao dịch phân chia 
  Một thiết bị PCIe nguồn gửi 1 gói 
 Transaction Layer (TL) tin yêu cầu đi, sau đó đợi 1 phản 
 hồi gọi là gói hoàn thành
 (completion packet)
  Bản tin TL và một số giao dịch ghi 
 là giao dịch gửi (nghĩa là không 
 cần có phản hồi)
  Định dạng gói TL hỗ trợ địa chỉ bộ 
 nhớ 32-bit và địa chỉ bộ nhớ 64-bit
 mở rộng 
+
 TL hỗ trợ bốn không gian địa chỉ:
  Bộ nhớ  I/O
  Không gian bộ nhớ bao  Không gian địa chỉ này 
 gồm bộ nhớ chính của hệ được sử dụng cho thiết bị 
 thống và thiết bị I/O PCIe PCI kế thừa, với dải địa 
  Các khoảng địa chỉ bộ chỉ dành riêng dùng để 
 nhớ nhất định được ánh xác định các thiết bị I/O kế 
 xạ vào các thiết bị I/O thừa
  Message
  Cấu hình
  Không gian địa chỉ này 
  Không gian địa chỉ này 
 dành cho các tín hiệu điều 
 cho phép TL đọc/ghi các 
 khiển liên quan đến gián 
 thanh ghi cấu hình kết hợp 
 đoạn, xử lý lỗi, và quản lý 
 với các thiết bị I/O
 năng lượng
 Các kiểu giao dịch TLP PCIe
 Address Space TLP Type Purpose 
 Memory Read Request 
 Transfer data to or from a location in the 
Memory 
 Memory Read Lock Request system memory map. 
 Memory Write Request 
 I/O Read Request Transfer data to or from a location in the 
I/O 
 I/O Write Request system memory map for legacy devices. 
 Config Type 0 Read Request 
 Config Type 0 Write Request Transfer data to or from a location in the 
Configuration 
 Config Type 1 Read Request configuration space of a PCIe device. 
 Config Type 1 Write Request 
 Message Request Provides in-band messaging and event 
Message 
 Message Request with Data reporting. 
 Completion 
Memory, I/O, Completion with Data 
 Returned for certain requests. 
Configuration Completion Locked 
 Completion Locked with Data 
 +
 0 to 4096
 Number
 of octets
 12 or
 0 or
 16
 (a) (a)
 4
 2 1
 1 4
 T
 ransaction Layer
 Sequence number
 STP
 STP
F
 Header
 LCRC ECRC
 Data
 framing
 framing
i
g
u
r
e
3
 Packet
.
2
8
P Created by Transaction Layer
C
I
e
  Appended by Data Link Layer
P
r
o
t
o Appended by Physical Layer
c
o
l
D
 1
 1 2 4
a
 (b) Data Link Layer
t
a
U
n
 DLLP
i
 Start
 CRC
 End
t
F
o
r
m
 Packet
a
t
 Created
 by DLL
 Appended by PL
 Đơn vị dữĐơn vị liệu 
 Giao thức PCIe 
 Định dạng
+
 Định dạng TLP - Yêu cầu bộ nhớ
 32 bits
 Traffic T E
 R Fmt Type R R Attr R Length
 Class E P
 s Last First
 t
 e Requestor ID Tag
 t DW BE DW BE
 c
 o
 6
 1 Address [63:32]
 Address [31:2] R
 Figure 3.29 TLP Memory Request Format 
+
 Tổng kết Chức năng máy 
 tính và kết nối
 Chương 3
  Kết nối điểm-điểm
  Thành phần máy tính
  Lớp vật lý QPI
  Chức năng máy tính
  Lớp liên kết QPI
  Lệnh truy xuất và thi hành
  Lớp định tuyến QPI
  Gián đoạn
  Lớp giao thức QPI
  Chức năng I / O
  PCI Express
  Cấu trúc kết nối
  Kiến trúc vật lý và logic PCI
  Kết nối bus 
  Lớp vật lý PCIe
  Cấu trúc bus 
  Lớp giao dịch PCIe
  Nhiều phân cấp bus 
  Lớp liên kết dữ liệu PCIe
  Các yếu tố thiết kế bus 
+
 Câu hỏi
 1. Nêu các nhóm chức năng chính của một hệ thống máy tính
 2. Các bước thực hiện một lệnh được diễn ra như thế nào?
 3. Hai phương pháp xử lý đa ngắt là gì?
 4. Các loại tín hiệu truyền nào cần được hệ thống bus hỗ trợ?
 5. Các ưu điểm của kiến trúc đa bus so với kiến trúc đơn bus là gì?
 6. Các đặc điểm của kết nối điểm – điểm là gì?
 7. Liệt kê các lớp của QPI.
 8. Liệt kê các lớp của PCIe.