Bài giảng Kiến trúc máy tính - Chương 3: Hệ thống máy tính - Nguyễn Kim Khánh

n Nếu có tín hiệu ngắt:
n Tạm dừng (suspend) chương trình đang thực hiện 
n Cất ngữ cảnh (các thông tin liên quan đến chương trình 
bị ngắt)
n Thiết lập bộ đếm chương trình PC trỏ đến chương trình 
con xử lý ngắt tương ứng
n Chuyển sang thực hiện chương trình con xử lý ngắt
n Khôi phục ngữ cảnh và trở về tiếp tục thực hiện 
chương trình đang bị tạm dừng
2017 Kiến trúc máy tính 108
NKK-HUST
Hoạt động ngắt (tiếp)
2017 Kiến trúc máy tính 109
lệnh i+1
lệnh i
lệnh
lệnh
lệnh
Ngắt ở đây
 . . .
lệnh
lệnh
lệnh
RETURN
 . . .
lệnh
lệnh
Chương trình 
đang thực hiện
Chương trình con 
xử lý ngắt
lệnh
NKK-HUST
Xử lý với nhiều tín hiệu yêu cầu ngắt
n Xử lý ngắt tuần tự
n Khi một ngắt đang được thực hiện, các ngắt khác bị 
cấm (disabled interrupt)
n Bộ xử lý sẽ bỏ qua các yêu cầu ngắt tiếp theo
2017 Kiến trúc máy tính 110
82 
User program
Interrupt
handler X
Interrupt
handler Y
(a) Sequential interrupt processing
(b) Nested interrupt processing
User program
Interrupt
handler X
Interrupt
handler Y
Figure 3.13 Transfer of Control with Multiple Interrupts
n Các yêu cầu ngắt 
tiếp theo vẫn đang 
đợi và được kiểm tra 
sau khi ngắt hiện tại 
được xử lý xong
n Các ngắt được thực 
hiện tuần tự
NKK-HUST
Xử lý với nhiều tín hiệu yêu cầu ngắt (tiếp)
n Xử lý ngắt ưu tiên 
n Các ngắt được định nghĩa mức ưu tiên khác nhau
n Ngắt có mức ưu tiên thấp hơn có thể bị ngắt bởi 
ngắt có mức ưu tiên cao hơn 
n Xẩy ra ngắt lồng nhau
2017 Kiến trúc máy tính 111
82 
User program
Interrupt
handler X
Interrupt
handler Y
(a) Sequential interrupt processing
(b) Nested interrupt processing
User program
Interrupt
handler X
Interrupt
handler Y
Figure 3.13 Transfer of Control with Multiple Interrupts
NKK-HUST
3. Hoạt động vào-ra
n Hoạt động vào-ra: là hoạt động trao đổi 
dữ liệu giữa mô-đun vào-ra với bên trong 
máy tính.
n Các kiểu hoạt động vào-ra:
n CPU trao đổi dữ liệu với mô-đun vào-ra bởi 
lệnh vào-ra trong chương trình 
n CPU trao quyền điều khiển cho phép mô-đun 
vào-ra trao đổi dữ liệu trực tiếp với bộ nhớ 
chính (DMA - Direct Memory Access). 
2017 Kiến trúc máy tính 112
NKK-HUST
3.3. Bus máy tính 
n Các mô-đun trong máy tính:
n CPU
n Mô-đun nhớ
n Mô-đun vào-ra
à cần được kết nối với nhau
1. Luồng thông tin trong máy tính 
2017 Kiến trúc máy tính 113
NKK-HUST
Kết nối mô-đun nhớ
Tín hiệu điều khiển đọc
địa chỉ
dữ liệu
Tín hiệu điều khiển ghi
dữ liệu hoặc lệnhMô-đunnhớ
2017 Kiến trúc máy tính 114
NKK-HUST
Kết nối mô-đun nhớ (tiếp)
n Địa chỉ đưa đến để xác định ngăn nhớ
n Dữ liệu được đưa đến khi ghi 
n Dữ liệu hoặc lệnh được đưa ra khi đọc
n Bộ nhớ không phân biệt lệnh và dữ liệu
n Nhận các tín hiệu điều khiển:
n Điều khiển đọc (Read)
n Điều khiển ghi (Write)
2017 Kiến trúc máy tính 115
NKK-HUST
Kết nối mô-đun vào-ra
2017 Kiến trúc máy tính 116
địa chỉ
tín hiệu điều khiển đọc
tín hiệu điều khiển ghi
Các tín hiệu điều khiển thiết bị 
Các tín hiệu điều khiển ngắt
dữ liệu từ bên trong
dữ liệu từ bên ngoài dữ liệu vào bên trong 
dữ liệu ra bên ngoài
Mô-đun 
vào-ra 
NKK-HUST
Kết nối mô-đun vào-ra (tiếp)
n Địa chỉ đưa đến để xác định cổng vào-ra 
n Ra dữ liệu (Output)
n Nhận dữ liệu từ bên trong (CPU hoặc bộ nhớ chính)
n Đưa dữ liệu ra thiết bị vào-ra
n Vào dữ liệu (Input)
n Nhận dữ liệu từ thiết bị vào-ra
n Đưa dữ liệu vào bên trong (CPU hoặc bộ nhớ chính)
n Nhận các tín hiệu điều khiển từ CPU
n Phát các tín hiệu điều khiển đến thiết bị vào-ra 
n Phát các tín hiệu ngắt đến CPU
2017 Kiến trúc máy tính 117
NKK-HUST
Kết nối CPU
CPU
lệnh
dữ liệu
địa chỉ
dữ liệu
Các tín hiệu điều khiển ngắt
Các tín hiệu điều khiển 
bộ nhớ và vào-ra
2017 Kiến trúc máy tính 118
NKK-HUST
Kết nối CPU (tiếp)
n Phát địa chỉ đến các mô-đun nhớ hay các mô-
đun vào-ra 
n Đọc lệnh từ bộ nhớ
n Đọc dữ liệu từ bộ nhớ hoặc mô-đun vào-ra
n Đưa dữ liệu ra (sau khi xử lý) đến bộ nhớ 
hoặc mô-đun vào-ra
n Phát tín hiệu điều khiển đến các mô-đun nhớ 
và các mô-đun vào-ra 
n Nhận các tín hiệu ngắt
2017 Kiến trúc máy tính 119
NKK-HUST
n Bus: tập hợp các đường kết nối để vận chuyển 
thông tin giữa các mô-đun của máy tính với 
nhau. 
n Các bus chức năng:
n Bus địa chỉ (Address bus)
n Bus dữ liệu (Data bus)
n Bus điều khiển (Control bus)
n Độ rộng bus: là số đường dây của bus có thể 
truyền các bit thông tin đồng thời (chỉ dùng cho 
bus địa chỉ và bus dữ liệu)
2. Cấu trúc bus cơ bản
2017 Kiến trúc máy tính 120
NKK-HUST
Sơ đồ cấu trúc bus cơ bản
bus điều khiển
bus địa chỉ
bus dữ liệu
CPU Mô-đunnhớ
Mô-đun
vào-ra
Mô-đun
nhớ
Mô-đun
vào-ra
2017 Kiến trúc máy tính 121
NKK-HUST
Bus địa chỉ
n Chức năng: vận chuyển địa chỉ để xác định vị trí 
ngăn nhớ hay cổng vào-ra 
n Độ rộng bus địa chỉ: 
n N bit: AN-1, AN-2, ... A2, A1, A0
à Số lượng địa chỉ tối đa được sử dụng là: 2N địa chỉ 
(gọi là không gian địa chỉ) 
n Địa chỉ nhỏ nhất: 00 ... 000 (2)
n Địa chỉ lớn nhất: 11 ... 111 (2)
n Ví dụ: 
n Máy tính sử dụng bus địa chỉ 32-bit (A31-A0), bộ nhớ 
chính được đánh địa chỉ cho từng byte
à Có khả năng đánh địa chỉ cho 232 bytes nhớ = 4GiB
2017 Kiến trúc máy tính 122
NKK-HUST
Bus dữ liệu
n Chức năng: 
n vận chuyển lệnh từ bộ nhớ đến CPU
n vận chuyển dữ liệu giữa các thành phần của máy tính 
với nhau
n Độ rộng bus dữ liệu: số bit được truyền đồng thời
n M bit: DM-1, DM-2, ... D2, D1, D0
n M thường là 8, 16, 32, 64 bit
n Ví dụ: 
n Máy tính có bus dữ liệu kết nối CPU với bộ nhớ là 64-bit
à Có thể trao đổi 8 byte nhớ ở một thời điểm
2017 Kiến trúc máy tính 123
NKK-HUST
Bus điều khiển
n Chức năng: vận chuyển các tín hiệu điều khiển
n Các loại tín hiệu điều khiển:
n Các tín hiệu điều khiển đọc/ghi
n Các tín hiệu điều khiển ngắt
n Các tín hiệu điều khiển bus
2017 Kiến trúc máy tính 124
NKK-HUST
Một số tín hiệu điều khiển điển hình
n Các tín hiệu (phát ra từ CPU) điều khiển đọc/ghi:
n Memory Read (MEMR): Tín hiệu điều khiển đọc dữ 
liệu từ một ngăn nhớ có địa chỉ xác định đưa lên bus 
dữ liệu.
n Memory Write (MEMW): Tín hiệu điều khiển ghi dữ 
liệu có sẵn trên bus dữ liệu đến một ngăn nhớ có địa 
chỉ xác định.
n I/O Read (IOR): Tín hiệu điều khiển đọc dữ liệu từ một 
cổng vào-ra có địa chỉ xác định đưa lên bus dữ liệu.
n I/O Write (IOW): Tín hiệu điều khiển ghi dữ liệu có sẵn 
trên bus dữ liệu ra một cổng có địa chỉ xác định.
2017 Kiến trúc máy tính 125
NKK-HUST
Một số tín hiệu điều khiển điển hình (tiếp)
n Các tín hiệu điều khiển ngắt:
n Interrupt Request (INTR): Tín hiệu từ bộ điều khiển 
vào-ra gửi đến yêu cầu ngắt CPU để trao đổi vào-ra. 
Tín hiệu INTR có thể bị che.
n Interrupt Acknowledge (INTA): Tín hiệu phát ra từ 
CPU báo cho bộ điều khiển vào-ra biết CPU chấp 
nhận ngắt để trao đổi vào-ra.
n Non Maskable Interrupt (NMI): tín hiệu ngắt không 
che được gửi đến ngắt CPU.
n Reset: Tín hiệu từ bên ngoài gửi đến CPU và các 
thành phần khác để khởi động lại máy tính. 
2017 Kiến trúc máy tính 126
NKK-HUST
Một số tín hiệu điều khiển điển hình (tiếp)
n Các tín hiệu điều khiển bus:
n Bus Request (BRQ) : Tín hiệu từ mô-đun vào-ra gửi 
đến yêu cầu CPU chuyển nhượng quyền sử dụng 
bus.
n Bus Grant (BGT): Tín hiệu phát ra từ CPU chấp nhận 
chuyển nhượng quyền sử dụng bus cho mô-đun vào-
ra.
n Lock/ Unlock: Tín hiệu cấm/cho-phép xin chuyển 
nhượng bus.
2017 Kiến trúc máy tính 127
NKK-HUST
3. Phân cấp bus
n Đơn bus: Tất cả các mô-đun kết nối vào bus 
chung 
n Bus chỉ phục vụ được một yêu cầu trao đổi dữ liệu 
tại một thời điểm à độ trễ lớn
n Bus phải có tốc độ bằng tốc độ bus của mô-đun 
nhanh nhất trong hệ thống
n Đa bus: Phân cấp thành nhiều bus cho các 
mô-đun khác nhau và có tốc độ khác nhau
n Bus của bộ xử lý
n Bus của RAM
n Các bus vào-ra 
2017 Kiến trúc máy tính 128
NKK-HUST
Phân cấp bus 
2017 Kiến trúc máy tính 129
88 CHAPTER 3 / A TOP-LEVEL VIEW OF COMPUTER FUNCTION
so an external bus or other interconnect scheme is not needed, although there may 
also be an external cache. As will be discussed in Chapter 4, the use of a cache struc-
ture insulates the processor from a requirement to access main memory frequently. 
Hence, main memory can be moved off of the local bus onto a system bus. In this way, 
I/O transfers to and from the main memory across the system bus do not interfere 
with the processor’s activity.
Cache
System bus
Processor
Main
memory
Local I/O
controller
Expansion
bus interface
Network
SCSI
Modem
Serial
(a) Traditional bus architecture
Expansion bus
Local bus
Expansion
bus interface
FAX
SCSI
Modem
Serial
(b) High-performance architecture
FireWire Graphic
Main
memory
Cache/
bridgeProcessor
Local bus
Video LAN
System bus
High-speed bus
Expansion bus
Figure 3.17 Example Bus Configurations
NKK-HUST
4. Kết nối điểm-điểm 
2017 Kiến trúc máy tính 130
3.6 / PCI EXPRESS 99
device and one or more that attach to a switch that manages multiple PCIe streams. 
PCIe links from the chipset may attach to the following kinds of devices that imple-
ment PCIe:
 • Switch: The switch manages multiple PCIe streams.
 • PCIe endpoint: An I/O device or controller that implements PCIe, such as 
a Gigabit Ethernet switch, a graphics or video controller, disk interface, or a 
communications controller.
 • Legacy endpoint: Legacy endpoint category is intended for existing designs 
that have been migrated to PCI Express, and it allows legacy behaviors such 
as use of I/O space and locked transactions. PCI Express endpoints are not 
permitted to require the use of I/O space at runtime and must not use locked 
transactions. By distinguishing these categories, it is possible for a system 
designer to restrict or eliminate legacy behaviors that have negative impacts 
on system performance and robustness.
 • PCIe/PCI bridge: Allows older PCI devices to be connected to PCIe-based 
systems.
As with QPI, PCIe interactions are defined using a protocol architecture. The 
PCIe protocol architecture encompasses the following layers (Figure 3.25):
Chipset
Core Core
Gigabit
Ethernet
PCIe
PCIe
PCIe PCIe
PCIePCIe
PCIe
PCIe–PCI
Bridge
Memory
Memory
Legacy
endpoint
PCIe
endpoint
PCIe
endpoint
PCIe
endpoint
Switch
Figure 3.24 Typical Configuration Using PCIe
94 CHAPTER 3 / A TOP-LEVEL VIEW OF COMPUTER FUNCTION
that enables data to move throughout the network. Direct QPI connections can be 
established between each pair of core processors. If core A in Figure 3.20 needs to 
access the memory controller in core D, it sends its request through either cores B 
or C, which must in turn forward that request on to the memory controller in core D. 
Similarly, larger systems with eight or more processors can be built using processors 
with three links and routing traffic through intermediate processors.
In addition, QPI is used to connect to an I/O module, called an I/O hub (IOH). 
The IOH acts as a switch directing traffic to and from I/O devices. Typically in newer 
systems, the link from the IOH to the I/O device controller uses an interconnect 
 technology called PCI Express (PCIe), described later in this chapter. The IOH trans-
lates between the QPI protocols and formats and the PCIe protocols and formats. A 
core also links to a main memory module (typically the memory uses dynamic access 
random memory (DRAM) technology) using a dedicated memory bus.
QPI is defined as a four-layer protocol architecture,3 encompassing the 
 following layers (Figure 3.21):
 • Physical: Consists of the actual wires carrying the signals, as well as circuitry 
and logic to support ancillary features required in the transmission and receipt 
of the 1s and 0s. The unit of transfer at the Physical layer is 20 bits, which is 
called a Phit (physical unit).
Core
A
I/O Hub
I/O Hub
Core
B
Core
C
Core
D
D
R
A
M
I/O
 d
ev
ic
e
I/O
 d
ev
ic
e
D
R
A
M
D
R
A
M
D
R
A
M
I/O
 d
ev
ic
e
I/O
 d
ev
ic
e
QPI PCI Express Memory bus
Figure 3.20 Multicore Configuration Using QPI
3The reader unfamiliar with the concept of a protocol architecture will find a brief overview in Appendix L.
Kết nối QPI Kết nối PCIe
n Point-to-point connection
n Khắc phục nhược điểm của bus dùng chung 
(shared bus)
NKK-HUST
Một số bus điển hình trong máy tính 
n QPI (Quick Path Interconnect)
n PCI bus (Peripheral Component Interconnect): 
bus vào-ra đa năng
n PCIe: (PCI express) kết nối điểm-điểm đa năng 
tốc độ cao
n SATA (Serial Advanced Technology Attachment): 
Bus kết nối với ổ đĩa cứng hoặc ổ đĩa CD/DVD 
n USB (Universal Serial Bus): Bus nối tiếp đa năng
2017 Kiến trúc máy tính 131
NKK-HUST
Ví dụ bus trong máy tính Intel
2017 Kiến trúc máy tính 132
PRODUCT BRIEF
11.6” (29.46cm)
9
.6
” 
(2
4
.3
8
cm
)
Support for the Intel® 4th Generation Core™ i7, 
Intel Core i5 processor in the LGA 1150 package : 
Features Intel® Turbo Boost Technology, Intel® 
Hyper-Threading Technology for exceptional performance 
and scalability, and 8 MB Shared Intel® Smart Cache, 
HQDEOLQJG\QDPLFDQGHIÀFLHQWDOORFDWLRQRIFDFKH
Intel® H87 Express Chipset: Features Intel® Smart 
5HVSRQVH7HFKQRORJ\
Four DIMM slots: Support DDR3 1600/1333 MHz 
PHPRU\GHOLYHULQJXSWR*%VPHPRU\EDQGZLGWK9
WR9PHPRU\YROWDJHFRQWUROIRUPD[LPXP',00
FRPSDWLELOLW\
Four Super-Speed USB 3.0 ports : (2 external, 2 via 
internal header), and Ten Hi-Speed USB SRUWV
H[WHUQDOYLDLQWHUQDOKHDGHUV2QH+L6SHHG86%SRUW
YLDLQWHUQDO0LQL3&,HVORW
One PCI Express 3.0* x16 graphics connector
Two PCI Express 2.0* x1, One PCI Express 2.0* 
x4 and Three PCI Slots: Flexibility to support PCI 
Express and legacy PCI devices
6 SATA 6.0Gb/s ports (1 port via mSATA 
connector)
Intel® Rapid Storage Technology: Performance and 
reliability with support for RAID 0, 1, 5, 10, and Intel® Rapid 
5HFRYHU7HFKQRORJ\
Intel® Smart Response and Intel® Rapid Start 
Technologies: Provides SSD like performance with HDD 
FDSDFLW\'UDPDWLFDOO\LPSURYHVUHVSRQVHWLPHZKHQDVPDOO
FDSDFLW\66'LVXVHGLQFRQMXQFWLRQZLWKDODUJH+''
FKDQQHO,QWHOŠ+LJK'HÀQLWLRQ
Audio (7.1): Enables high-quality integrated 
audio that rivals the performance of high-end 
discrete solutions
DisplayPort* + HDMI*+DVI-I ports: 
Supports triple independent display and allows 
IRUWKHPRVWÁH[LEOHGLVSOD\RXWSXWIRUWKH,QWHO
SURFHVVRUVZLWK,QWHO+'*UDSKLFV
Intel® Gigabit Ethernet LAN: Features 
onboard 10 /100 /1000 Mb /s Ethernet 
/$1FRQQHFWLYLW\
100% Solid state capacitors
ATX (9.6¨ × 11.6¨) Form Factor: ATX 
board supports more fully featured 
tower designs
Lead-free: Meets all worldwide regulatory 
UHTXLUHPHQWVIRUOHDGIUHHPDQXIDFWXULQJ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Media Series
Intel® Desktop Board DH87MC
)HDWXUHVDQG%HQHÀWV
7
1
2
3
1011 14 15
5
6
8 7
9
13
4 12
®
NKK-HUST
Hết chương 3
2017 Kiến trúc máy tính 133