Mô phỏng đặc trưng dòng điện - Điện thế và quy trình chế tạo transistor đơn điện tử (SET)

hình 2). 
Hình 2. Mô hình SET với chấm lượng tử 
nhiều mức năng lượng 
Hàm phân bố ứng với mức Fermi được 
xây dựng tại những tiếp xúc cực nguồn và 
cực máng: 
   1TkμEexp
1
μEfEf
B1
101
  (1) 
   1TkμEexp
1
μEfEf
B2
202
 
(2) 
bởi điện thế áp V: µ1 - µ2 = qV. 
Trong đó, E - năng lượng, kB - hằng số 
Boltzmann và T - nhiệt độ. 
Hàm ma trận mật độ điện tử được cho bởi: 
  dEEfEAEfEA
2π
1
ρ 2211 
 (3) 
Dòng điện IDS chạy trong mạch ngoài 
được xác định: 
  dEEfEfET
h
q
I 21D 
 (4) 
Phương trình (4) là phương trình Landauer. 
Hàm số truyền T(E) được tính toán từ 
phương pháp NEGF: 
]GGΓΓTrace[]GGΓΓTrace[T(E) 1221
 (5) 
Trong đó: 
    
     21
21
n
22
11
1,21,21,2
1
21
AAGGiA
EfAEfAG
GGΓEA
GGΓEA
]Σi[ΣΓ
]ΣΣHEI[G
 
I - ma trận đơn vị, H - ma trận toán tử 
Hamilton, 1 và 2 - ma trận self-energy, 1 
và 2 - ma trận mở rộng là phần ảo của ma 
trận self-energy, A1 và A2 - hàm phổ thành 
phần, A -hàm phổ là phần ảo của hàm Green 
G cho chấm lượng tử. 
2.3. Mô phỏng đặc tuyến I -Vcủa SET 
2.3.1 Đặc trưng ID = f (VDS ) 
Hình 3. Đặc trưng ID - VDS của SET với các 
thông số đầu vào là vật liệu SiO2; 
CD = CS = 0.1 aF; RD = RS = 1 M; 
L = 10 nm; W = 10 nm; tox = 0.6 nm; 
T = 300 K; VGS thay đổi. 
Tại gốc tọa độ, khi chưa cấp điện áp 
vào cực D so với cực S (VDS = 0) thì mức 
năng lượng Fermi cực S và cực D bằng nhau 
(µ = µ1 = µ2), bên cạnh đó điện áp cổng 
 (6) 
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 
Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 
15 
VGS = 0. Do đó, không có dòng ID chạy qua 
kênh dẫn (ID = 0). 
Khi có một điện áp đặt vào cực D so 
với cực S (VDS ≠ 0) sẽ tạo nên sự chênh lệch 
mức năng lượng Fermi cực D và cực S là µ1 - 
µ2 = eVDS. Khi điện thế cổng VGS đặt vào cực 
G có các giá trị 0 mV, 100 mV và 200 mV 
thì có kết quả như hình 3. Vì điện thế VGS 
làm dịch chuyển mức năng lượng của đảo lên 
và xuống đến khi mức năng lượng nằm vào 
khoảng giữa của sự chênh lệch mức năng 
lượng Fermi cực S và cực D. Khi đó sẽ có 
dòng điện chạy từ tiếp xúc cực S xuyên qua 
kênh dẫn đến tiếp xúc cực D và tạo ra dòng 
điện ID (ID ≠ 0). 
Qua kết quả ở hình 3 ta thấy độ rộng 
của vùng khóa Coluomb phụ thuộc vào điện 
thế cổng VGS, khi thế cổng VGS càng tăng thì 
độ rộng của vùng khóa Coulomb càng giảm 
và bằng không khi VGS = e/2CG. Trên hình 3 
VGS=200m V thì vùng khoá Coulomb bằng 
không. 
Tiếp theo, khi điện thế VDS tiếp tục tăng 
sẽ làm mức năng lượng Fermi cực máng µ2 
thấp, nên dòng điện ID tăng chậm. Nếu tiếp 
tục tăng điện thế VDS lên cao nữa sẽ làm cho 
dòng ID tăng chậm và gần như là bão hòa. 
 Kết quả của Nicholas Allec, Robert 
Knobel, Lisang [10] 
Hình 4. Đặc trưng ID - VDS của SET với các 
thông số đầu vào là CG = 3 aF; 
CD = CS = 1 aF; RD = RS = 1 M; T = 5 K [10] 
Qua kết quả ở hình 4 ta thấy khi điện 
áp VGS tăng thì vùng khóa Coulomb giảm, 
tiếp tục tăng điện áp VGS lên thì vùng khóa 
Coulomb bằng không. Kết quả này tương tự 
kết quả mô phỏng trên. 
2.3.2 Đặc trưng ID = f (VGS ) 
Hình 5. Đặc trưng ID - VGS của SET với các 
thông số đầu vào là CD = CS = CG =1 aF; 
RS = RD = 1 M; VGS =400 mV; 
T = 300 K; VDS thay đổi. 
Qua kết quả ta thấy khi VDS thay đổi sẽ 
làm ảnh hưởng đến đặc trưng ID - VGS. Cụ 
thể, khi VDS càng tăng thì dòng ID càng tăng 
và ngược lại. 
 Kết quả của mô hình ME và Monte 
Carlo [3] 
Trong hình 6 biểu diễn đặc trưng ID – 
VGS phụ thuộc vào thế VDS. Qua kết quả ta 
thấy, khi VDS càng lớn thì ID càng lớn và 
ngược lại. Đồng dạng kết quả hình 5 khi VDS 
càng tăng thì dòng ID càng tăng và ngược lại. 
Hình 6. Đặc trưng ID - VGS của mô hình mô 
hình đối xứng CG = 0.2 aF; CS = CD = 0.1 aF; 
RS = RD = 1 M;bT = 300 K [3]. 
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4
0
1
2
3
4
5
6
7
8
9
10
Id
 (n
A
)
Id - Vgs Characteristics
Vgs (V)
Vd=50mV
Vd=100mV
Vd=200mV
16 
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 
Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 
Ở hình 5, xét VDS =50mV ta tính được 
các giá trị của điện áp cực cổng tại các đỉnh 
thứ nhất và thứ nhì là e/2CG (80mV) và 
3e/2CG (240 mV) tương ứng. Hai đỉnh dòng 
cách nhau khoảng e/CG (160mV). 
Ở hình 6, xét VDS =50 mV ta tính được 
các giá trị của điện áp cực cổng tại các đỉnh 
thứ nhất và thứ nhì là e/2CG (400 mV) và 
3e/2CG (1200 mV) tương ứng. Hai đỉnh dòng 
cách nhau khoảng e/CG (800 mV). Dòng ID = 
4.2 nA So sánh hai kết quả trên ta thấy hoàn 
toàn phù hợp với lý thuyết dao động 
Coulomb của SET. 
Đặc trưng ID - VGS của SET khi thay 
đổi các thông số được chọn trong phạm vi: 
 Phạm vi độ dày của lớp điện môi cách 
ly cực cổng G với kênh dẫn tox từ 
0.6nm đến 1nm 
 Phạm vi độ rộng của kênh dẫn 10nm 
đến 30nm 
 Phạm vi độ dài kênh dẫn 10nm đến 
20nm 
 Điện trở cực máng và cực nguồn 1M 
đến 10M 
Phạm vi nhiệt độ 300 K đến 400 K 
Hình 7. Đặc trưng ID - VGS của SET; bề dày 
lớp cách điện cực cổng thay đổi . 
Hình 8. Đặc trưng ID - VGS của SET; bề rộng 
của chấm thay đổi. 
. 
Hình 9. Đặc trưng ID - VGS của SET; bề dài 
của chấm thay đổi. 
Hình 10. Đặc trưng ID - VGS của SET; nhiệt 
độ T thay đổi 
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
Id
 (
n
A
)
Id - Vgs Characteristics
Vgs (V)
tox = 0.5nm
tox = 0.7nm
tox = 1.0nm
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
Id
 (
n
A
)
Id - Vgs Characteristics
Vgs (V)
W = 10nm
W = 20nm
W = 30nm
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
Id
 (
n
A
)
Id - Vgs Characteristics
Vgs (V)
L = 10nm
L = 15nm
L = 20nm
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7
0
0.02
0.04
0.06
0.08
0.1
0.12
X: 0.204
Y: 0.08171
Id
 (
n
A
)
Id - Vgs Characteristics
Vgs (V)
400K
300K
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 
Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 
17 
Hình 11. Đặc trưng ID - VGS của SET đối 
xứng và bất đối xứng 
Qua kết quả ở hình 7 khi giảm độ dày 
lớp điện môi cách ly cực cổng với kênh dẫn 
hay khi tăng kích thước độ rộng ở hình 8 và 
độ dài ở hình 9 của kênh lên đặc trưng dòng 
điện – điện thế của SET. Các thông số này 
ảnh hưởng đến tụ cực cổng, tụ này càng lớn 
thì dòng qua chấm lượng tử càng giảm.. Qua 
kết quả ở hình 10 ảnh hưởng của nhiệt độ lên 
đặc trưng dòng điện – điện thế của SET, khi 
nhiệt độ tăng thì độ rộng vùng khóa Coulomb 
giảm, thế ngưỡng giảm, biên độ dòng đỉnh 
giảm. Qua kết quả ở hình 11 ảnh hưởng của 
hiện tượng đối xứng và bất đối xứng của các 
điện trở cực nguồn và cực máng lên đặc 
trưng dòng – thế của SET khi tăng giá trị 
điện trở cực nguồn thì dòng qua chấm lượng 
tử giảm. Từ đây ta chọn kích thước tối ưu 
cho SET kích thước chấm lượng tử là 10nm. 
3. QUY TRÌNH CHẾ TẠO SET 
3.1. Các bước hình thành cấu trúc các 
lớp mẫu SET ( hình 21) 
Bước 1 
Hình 12. Làm sạch phiến Si 
Làm sạch phiến silic trên chất cách 
điện (SOI – Silicon On Insulator) với chất 
acetone và hydrofluoric để loại bỏ tạp chất và 
SiO2 tự nhiên từ bề mặt. Sau đó, rửa phiến 
với nước khử ôxy hóa (DI - Deionized) và 
làm khô. Trong đó, ôxít silic ngầm (BOX – 
Buried silicon Oxide) được phát triển trên 
nền silic. 
Bước 2 
Hình 13. Phủ lớp SiO2 
Phủ SiO2 mỏng 30 nm và amorphous 
silicon 40 nm được lắng đọng liên tục trên bề 
mặt phiến dùng kỹ thuật lắng đọng bay hơi 
hóa học gia tăng vật lý. 
Bước 3 
Hình 14. Phủ lớp cản quang 
Một lớp cản quang thủy tinh hữu cơ 
(PMMA – Polymethy methacrylate) mỏng 50 
nm được phủ trên lớp amorphous silicon để 
tạo khuôn mẫu. 
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
Id
 (
n
A
)
Id - Vgs Characteristics
Vgs (V)
Rs>Rd
Rs=Rd
Si 
BOX 
Nên - Si 
Si 
Nên - Si 
Si 
BOX 
SiO2 
Amorphous silicon 
Si 
SiO2 
Nên - Si 
PMMA 
Si 
BOX 
Si 
Amorphous silicon 
Si 
SiO2 
Nên - Si 
18 
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 
Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 
Bước 4 
Hình 15. Mặt nạ thứ nhất 
Một mặt nạ thứ nhất được in trên lớp 
PMMA dùng quy trình quang khắc chùm 
điện tử. Sau khi phơi bày ra, phiến được sấy 
khô ở 950C trước khi nhúng vào dung dịch 
tráng rửa. Cuối dùng, lớp ôxít dưới PMMA 
bị ăn mòn dùng kỹ thuật ăn mòn plasma mật 
độ cao. Lớp ăn mòn trên ôxít sẽ trở thành 
nguồn, máng và dây nanô của SET. 
Bước 5 
Hình 16. Lắng động lớp Poly - silicon 
Một lớp Poly - silicon mỏng 60 nm 
được lắng đọng trên ôxít cổng. Sau đó, mặt 
nạ thứ hai được in trên lớp ôxít cổng dùng 
quy trình quang khắc chùm điện tử. 
 Bước 6 
Hình 17. Cổng Poly - silicon được hình thành 
Sau khi vùng không mặt nạ bị ăn mòn, 
cổng Poly - silicon được hình thành trên lớp 
ôxít cổng. 
Bước 7 
Hình 18. Quá trình quang khắc 
Bước 8 
Kế tiếp bước quang khắc khác được sử 
dụng để khuôn mẫu lớp ôxít tạo thành các lỗ 
tiếp xúc, thông qua đó đệm đầu dò nhôm tiếp 
xúc với silic. 
Hình 19. Hình thành tiếp xúc 2 điện cực 
Si 
BOX 
Si 
Si 
SiO2 
Nên - Si 
 Nguôn Ôxit công Mang 
Poly - silicon 
PMMA 
Si 
BOX 
Si 
Si 
SiO2 
Nên - Si 
Công 
Poly - silicon 
Si 
BOX 
Si 
Si 
SiO2 
Nên - Si 
Si 
BOX 
Si 
Si 
SiO2 
Nên - Si 
S 
B0X 
Si 
D 
Công Poly – silicon pha Phôtpho 
Si 
SiO2 
Nền - Si 
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 
Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 
19 
Bước 9 
Một lần nữa tiếp xúc được mở ra, một 
lớp nhôm 200 nm được bay hơi trên toàn bề 
mặt của phiến dùng môđun lắng đọng bay 
hơi vật lý (PVD - Physical Vapor Deposition) 
nhôm. 
Hình 20. Quá trình quang khắc 
Bước 10 
Bước quang khắc cuối cùng được dùng 
để tạo khuôn mẫu đệm đầu dò và tiếp xúc. 
Hình 21. Cấu trúc SET 
3.2. Mô phỏng quy trình chế tạo SET 
Trong phần này tác giả mô tả các bước và 
chế tạo SET bằng phần mềm Intellsuite. 
Hình 22. Quy trình chế tạo SET 
Bước 1: Tạo đế Si hướng 100, bề dày 
70.000nm, đường kính 100nm, điện trở 0.5 
ohm-cm, phủ lớp Si02 bằng phương pháp 
PECVD ( Physical Enhanced Chemical 
Vapor Deposition) 
Hình 23. Tạo đế Si và quá trình phủ các lớp 
Bước 2: Phủ lớp cản quang dày 300nm, 
quang khắc bằng phương pháp X-ray dùng 
mặt nạ (mask 1), bề dày 100.000nm. Ăn mòn 
lớp cản quang, thời gian ăn mòn 5 phút, nhiệt 
độ ăn mòn 200C. 
Hình 24. Phủ lớp cản quang, quang khắc, 
ăn mòn. 
Bước 3: Ăn mòn lớp Amorphous Silicon 
bằng phương pháp Dry –SF6 plasma, thời 
gian ăn mòn 15 phút, ăn mòn hết lớp cản 
quang còn lại. 
Hình 25 Quá trình ăn mòn hết lớp cản quang 
Si 
Si 
BOX 
Si 
Al 
S 
Nên - Si 
Al 
D SiO2 
Si i 
BOX 
Si 
 Al 
S 
G 
Nên - Si 
Al 
D SiO2 
20 
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 
Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 
Bước 4: Phủ lớp Poly Silicon bằng phương 
pháp bằng phương pháp PECVD, bề dày 
100nm, phủ lớp cản quang. Quang khắc bằng 
phương pháp X-ray dùng mask2, ăn mòn 
chất cản quang. 
Hình 26. Phủ lớp Poly Silicon, lớp cản 
quang, quá trình quang khắc. 
Bước 5: Ăn mòn lớp Poly Silicon bằng 
phương pháp Dry –SF6 plasma, ăn mòn hết 
chất cản quang còn lại. 
Hình 27. Ăn mòn lớp Poly Silicon 
Bước 6: Tiếp tục phủ lớp cản quang, quang 
khắc dùng lại mask 1, ăn mòn chất cản quang, 
ăn mòn lớp SiO2 bằng phương pháp ăn mòn 
ướt, ăn mòn hết chất cản quang còn lại. Phủ 
Al bằng phương pháp Sputter magnetron bề 
dày 100nm 
Hình 28. Phủ lớp cản quang, quang khắc 
mask 1, ăn mòn. 
Bước 7: Phủ lớp cản quang, quang khắc dùng 
mask3, ăn mòn chất cản quang. 
Hình 29. Phủ lớp cản quang, quang khắc 
mask 3, ăn mòn. 
Bước 8: Ăn mòn lớp Al bằng phương pháp 
ăn mòn ướt, ăn mòn chất cản quang màu 
vàng còn lại. 
Hình 30. Cấu trúc SET được hình thành. 
4. KẾT LUẬN 
Dựa vào mô hình SET tác giả tính hàm 
phân bố, mật độ trạng thái, mật độ điện tử, 
dòng điện nguồn-máng của SET dựa vào 
phương pháp hàm Green không cân bằng, 
những kết quả mô phỏng đặc trưng dòng-thế 
được so sánh với các kết quả mô phỏng đã 
được công bố [10,3]. Khảo sát sự ảnh hưởng 
của bề dày của lớp oxide cách điện, chiều dài 
đảo, chiều rộng đảo, nhiệt độ T, sự đối xứng 
và bất đối xứng của các điện trở cực nguồn và 
cực máng lên đặc trưng dòng – thế của SET. 
Bằng cách sử dụng phần mềm Intellisuite, tác 
giả đã đưa ra các bước để tạo ra các điện cực 
SET và mô phỏng các bước trong quy trình 
chế tạo linh kiện SET trước khi đưa ra sản 
xuất thử nghiệm và hàng loạt. Tiến trình chế 
tạo và các tính chất của linh kiện được quan 
Tạp Chí Khoa Học Giáo Dục Kỹ Thuật Số 39 (12/2016) 
Trường Đại Học Sư Phạm Kỹ Thuật TP. Hồ Chí Minh 
21 
sát rõ ràng trong Intellisuite, nhờ vậy mà đảm 
bảo được tính thiết kế của linh kiện do đó giá 
thành sản xuất được giảm đi đáng kể và giảm 
bớt sai hỏng trong sản xuất. 
TÀI LIỆU THAM KHẢO 
[1] Intellisuite user guide, version 8.0/PC, 2005. 
[2] R. H. Chen, A. N. Karotkov, and K. K. Likharev, A new logic family based on single 
electron transistors, Proceedings of Device Res. Conf., p. 44-45, 1995. 
[3] C. Wasshuber, SIMON- A simulation for single Electron Tunnel devices and circuits, 
IEEE Trans. on CAD.,Vol.16, N09, pp. 937-944, 1997. 
[4] K. Uchida, K. Matsuzawa, J. Koga, R. Ohba, S. Takagi, and A. Toriumi, Analytical 
Single Electron Transistor (SET) model design and analysis of realistic SET circuits, 
Jnp. J. Appl. Phys., vol. 39, pp. 2321-2324, 2000. 
[5] Y. S. Yu, J. H. Oh, S. W. Hawng, and D. Ahn, Implementation of single electron circuit 
simulation by SPICE: KOSEC-SPICE, Proceedings of Asia Pacific Workshop on 
fundamental application of advanced semiconductor device, p. 85-90, 2000. 
[6] S. Mahapatra, A.M. Ionescu, and K. Banerjee (2002), A quasi-analytical SET model for 
few electron circuit simulation, IEEE Trans. Electron Devices, vol. 23, no. 7, 2002. 
[7] C. Wasshuber , Computational Electronics, New York: Springer-Verlag, 2002. 
[8] K. K. Likharev, SETTRAN - A simulator for single lectron transistor, Available: 
[9] Supriyo Datta, Quantum Transport: Atom to Transistor, Cambridge University Press, 2005. 
[10] Nicholas Allec, Robert Knobel, Lisang , Adaptive Simulation of Single – Electron 
Devices , 978-3-9810801-3-1/ Date 082008EDAA. 
Tác giả chịu trách nhiệm bài viết 
Lê Hoàng Minh 
Trường Đại học Sư phạm Kỹ thuật TP.HCM 
Email: minhlh@hcmute.edu.vn