Giáo trình Điện tử thông tin (Phần 1)

 thông thì khi thiết kế ta phải chọn linh kiện sao cho 
1
2
Q . Thông 
thường, giá trị điện trở có phạm vi điều chỉnh rộng hơn tụ điện nên khi thiết kế ta có thể 
chọn giá trị tụ C1, C2 trước rồi sau đó chọn tỉ lệ R1, R2 thích hợp hoặc dùng biến trở. 
Rõ ràng theo đáp ứng tần số của mạch, tần số cắt của mạch là: 
 0
1 2 1 2
1
2
H Cf f f
R R C C 
 (3.11) 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
32 
Hình 3.7. Đáp ứng tần số thực tế của mạch lọc thông thấp bậc 2 với độ lợi bằng 1 
Ví dụ 3.2: Thiết kế mạch lọc thông thấp bậc 2 có tần số cắt là fH=f0=5kHz 
Giải: 
Để mạch lọc có được đáp ứng bằng phẳng của đặc tính Butterworth thì phải chọn: 
1 2 1 2
2 1 2
1
2
R R C C
Q
C R R
Và tần số cắt 
0
1 2 1 2
1
5
2
f kHz
R R C C 
Từ hai phương trình trên giải ra ta chọn được: 
C1=2C2=2C và R1=R2=R 
Sau đó ta sẽ chọn giá trị R, C. Lưu ý để việc thiết kế khả thi, thì cần phải biết một số giá trị điện 
trở và tụ điện thực tế. Còn thêm một lưu ý nữa là nếu chọn tụ mà trở kháng tụ (Xc) quá nhỏ thì 
dòng qua tụ lớn, Op-Amp sẽ không đủ dòng để cung cấp cho nhánh hồi tiếp. 
Với bài này có thể chọn như sau: 
C1=2C2=2C=0.01µF 
Khi đó trở kháng tụ tại tần số 5kHz: 
 4 80
1 1
3180Ω
10 10C 
Và giá trị điện trở 
0
1
2250Ω
2
R
C
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
33 
Ngoài việc dùng cấu trúc Sallen-Key ta có thể thiết kế mạch lọc bậc hai bằng cách dùng cấu 
hình đa hồi tiếp (Multiple Feedback Topology) như hình 3.8. Cấu hình đa hồi tiếp nhược điểm 
là không tách rời phần thiết kế độ lợi và tần số cắt. Tuy nhiên, ưu điểm của nó là có thể thiết kế 
độ lơi cao hơn dùng cấu hình Sallen-Key. 
+
V0
RA RBVi
+Vcc
-Vcc
CA
CB
Hình 3.8. Mạch lọc thông thấp bậc 2 có độ lợi 
+
V0
R1 R3
Vi
+Vcc
-Vcc
C1
C2
R2
Hình 3.9. Mạch lọc thông thấp bậc hai dùng cấu trúc đa hồi tiếp. 
3.3. Mạch lọc tích cực thông cao (High Pass Filter – HPF) 
3.3.1. Mạch lọc tích cực thông cao bậc một 
Đảo vị trí điện trở của mạch lọc thông thấp bậc một ta sẽ được mạch lọc thông cao bậc một như 
hình 3.10. 
Biểu thức độ lợi: 
2
1
1
1
1 / 2
v
R
A
R j fRC 
Độ lợi lớn nhất của mạch (độ lợi trong vùng dải thông của mạch – nếu xem như mạch là lý 
tưởng) 
2
1
1v
R
A
R
 (3.12) 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
34 
Hình 3.10. Mạch lọc thông cao bậc một dùng mạch khuếch đại không đảo 
Với tần số cắt dưới là: 
1
2
C Lf f
RC 
 (3.13) 
Suy ra biểu thức độ lợi: 
2
1
1
1
1
v
c
R
A
fR
j
f
(3.14) 
2
2
1
20 1 20 1 cv dB
fR
A lg lg
R f
Độ suy hao của mạch ngoài vùng dải thông là -20dB/decade (mạch lọc bậc một). 
Hình 3.11. Đáp ứng tần số mạch lọc thông cao bậc một 
Ví dụ 3.3: Cho mạch điện như hình vẽ. 
a. Xác định biểu thức độ lợi áp Av 
b. Vẽ biểu đồ BODE theo biên độ Av 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
35 
Giải: 
a. Biểu thức độ lợi áp Av 
3
2
1
1
1
v
c
R
A
fR
j
f
Với 
1 1
1
1.59
2
cf kHz
R C 
1
10
1.59
1
vA x kHz
j
f
b. Đáp ứng tần số của mạch lọc vẽ theo biên độ Av 
2
3
2
20lg 1 20 1 cv dB
R f
A lg
R f
2
1.59
20 20 1v dB
kHz
A lg
f
f (kHz)
Av (dB)
20dB
1.59
17
Vin C1
10nF R1
10k
U1
R2
20k
R3
180k
Vout
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
36 
Tương tự ta có mạch lọc thông cao dùng mạch khuếch đại đảo 
+
V0
R1
Vi
+Vcc
-Vcc
C1
R2
Hình 3.12. Mạch lọc thông cao bậc một dùng mạch khuếch đại đảo 
3.3.2. Mạch lọc thông cao bậc cao 
Cũng được thiết kế dựa trên cấu trúc hình học Sallen- Key, thay đổi vị trí điện trở một chút so 
với mạch lọc thông thấp bậc hai ta sẽ được mạch lọc thông cao bậc hai 
+
V0
R1
Vi
+Vcc
-Vcc
C1
R2
C2
Hình 3.13. Mạch lọc thông cao bậc hai có độ lợi bằng 1 
Áp dụng đặc tính của Op-Amp lý tưởng cho mạch lọc thông cao trên: 
0V V V 
Và 
0i i 
Ta được hàm truyền độ lợi của mạch 
2
0
22 0
02 2
v
i
V s
A s
fV
s s f
Q
 (3.15) 
Với tần số dao động tự nhiên 
 0
1 2 1 2
1
2
f
R R C C 
 (3.16) 
Và 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
37 
1 2 1 2
1 1 2
1 1
2
R R C C
Q R C C
 (3.17) 
Tương tự như đã khảo sát ở mạch lọc thông thấp bậc hai, để thiết kế sao cho mạch lọc thông 
cao có được đặc tính Butterworth, đáp ứng phẳng trong vùng dải thông thì khi thiết kế ta phải 
chọn linh kiện sao cho 
1
2
Q . Rõ ràng theo đáp ứng tần số của mạch thì tần số cắt của mạch 
là: 
Hình 3.14. Đáp ứng tần số thực tế của mạch lọc thông cao bậc hai 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
38 
+
V0 = KV2
R1
Vi
+Vcc
-Vcc
C1
R2
C2
R
(K-1)R
V1
V2
Hình 3.15. Mạch lọc thông cao bậc hai có hệ số khuếch đại 
Áp dụng đặc tính của Op-Amp lý tưởng cho mạch lọc thông cao trên: 
0V V V 
Và 
0i i 
Ta được hàm truyền độ lợi của mạch 
2
0
2
2 1 2 1 1 1 2 1 2
1 1 1 1 1
v
i
V Ks
A s
V K
s s
R C C R C R R C C
(3.18) 
Đưa biểu thức về dạng chuẩn: 
2
2 20
0
v
Ks
A s
s s
Q


(3.19) 
Trong đó 
 0
1 2 1 2
1
R R C C
 (3.20) 
 1 1 2 2 2
2 1 11 2
1
R C C R C
Q K
R R CC C
 (3.21) 
Rõ ràng ta thấy hệ số Q phụ thuộc vào K. Đối với mạch lọc này hệ số K phải thỏa 1 3K . 
Nếu không mạch sẽ phát sinh dao động. Điều này có nghĩa là tỉ lệ điện trở quyết định hệ số 
khuếch đại K của mạch phải được chọn thích hợp, chứ không phải lựa chọn tùy ý. Ngoài ra, 
giống như các mạch lọc theo cấu hình Sallen – Key hệ số 
1
2
Q mạch lọc có được đặc tính 
Butterworth. 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
39 
Hình 3.16. Mạch lọc thông cao bậc hai có độ lợi 
3.3.3. Mạch lọc thông cao bậc hai dùng cấu hình đa hồi tiếp –MFB 
+
V0
R1
Vi
+Vcc
-Vcc
C1=C
R2
C3=C
C2
Hình 3.17. Mạch lọc thông cao bậc hai dùng cầu hình đa hồi tiếp MFB 
3.4. Mạch lọc thông dải (Band pass filter – BPF) 
Có nhiều cách để xây dựng mạch lọc thông dải: kết hợp giữa mạch lọc thông cao và thông thấp, 
dùng cấu hình Sallen-Key, hoặc dùng cấu hình đa hồi tiếp MFB. 
3.4.1. BPF bằng cách kết hợp HPF và LPF 
Cách đơn giản nhất để tạo thành mạch lọc thông dải là kết hợp một mạch lọc thông cao và một 
mạch lọc thông thấp với nhau như sơ đồ khối sau 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
40 
Hình 3.18. Sơ đồ khối BPF bằng cách nối HPF và LPF 
Yêu cầu thiết kế là: 
fC(LPF) > fC(HPF) 
Hình 3.19. Mạch lọc thông dải được thiết kế bằng cách nối HPF và LPF 
Biểu thức độ lợi mạch lọc thông thấp: 
1
1
1
1
1
1
1
F
v
I
c
R
A
fR
j
f
Biểu thức độ lợi mạch lọc thông cao: 
2
2
22
1
1
1
F
v
cI
R
A
fR
j
f
Biểu thức độ lợi mạch lọc thông dải: 
 1 21 2
21 2
1
1 1
1 1
1 1
F F
v v v
cI I
c
R R
A A xA
f fR R
j j
f f
 (3.22) 
Rõ ràng để thiết kế được mạch lọc này, tần số cắt của mạch lọc thông cao phải nhỏ hơn tần số 
cắt của mạch lọc thông thấp. Cụ thể là: 
 1
1 1
1
2
Cc LPF
f f
R C 
 (3.23) 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
41 
 2
2 2
1
2
Cc HPF
f f
R C 
 (3.24) 
Tần số trung tâm của mạch lọc thông dải: 0 1 2
1 2 1 2
1
2
C Cf f f
R R C C 
Hình 3.20. Đáp ứng tần số mạch lọc thông dải 
Ví dụ 3.4: Cho mạch điện như hình vẽ. 
a. Xác định biểu thức độ lợi áp Av 
b. Vẽ biểu đồ BODE theo biên độ Av 
Giải: 
a. Biểu thức độ lợi áp Av 
1 2
21 2
1
1 1
1 1
1 1
F F
v
cI I
c
R R
A
f fR R
j j
f f
Với 
U1
C1
10nF
R1
1k
U2C2
100nF R2
10k
RI1
10k
RF1
10k
RI2
10k
RF2
10k
Vi
Vo
Vo1
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
42 
1
1 1
1
15.9
2
cf kHz
R C 
2
2 2
1
1.59
2
cf kHz
R C 
1 1
4
1.59
1 1
15.9
vA x f kHz
j j
kHz f
b. Đáp ứng tần số của mạch lọc vẽ theo biên độ Av 
22
1.59
20 4 20 1 20 1
15.9
v dB
f kHz
A lg lg lg
kHz f
f (kHz)
Av (dB)
20dB
1.59
17
15.9
3.4.2. Mạch lọc thông dải BPF dùng cấu trúc đa hồi tiếp 
Mạch lọc trên thì dễ phân tích nhưng khuyết điểm của nó là dùng hai Op-Amp, có thể dùng 
mạch đa hồi tiếp MFB (Multiple Feedback) thì cấu trúc mạch trở nên đơn giản hơn trong hình 
dưới 
+
V0
Rf
Vi +Vcc
-Vcc
C1
R2
C2
R1
Hình 3.21. Mạch lọc thông dải dùng đa hồi tiếp 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
43 
Ta thấy tụ C1 thì mắc nối tiếp với ngõ vào, còn C2 thì mắc song song. Vậy C1 sẽ tham gia vào 
giới hạn tần số cắt dưới của mạch trong khi C2 thì giới hạn tần số cắt trên. Giả sử C2<<C1, vậy 
tại vùng tần số hoạt động của mạch thì tụ C1 xem như ngắn mạch và C2 xem như hở mạch, hình 
3.22b tín hiệu được khuếch đại tại vùng tần số hoạt động. 
Hình 3.22. Hoạt động của mạch lọc tích cực thông dải. 
Khi tần số vào thấp, C1 và C2 hở mạch như hình 3.22a khi đó tín hiệu ngõ vào của Op-Amp 
hoàn toàn bị cách ly, mạch không có tín hiệu vào nên tín hiệu ra bằng không. 
Tương tự như vậy, khi tần số ngõ vào tăng lên làm cả hai tụ C1 và C2 ngắn mạch thì Rf=0 do 
vậy hệ số khuếch đại của mạch bằng 0, tín hiệu ra cũng bằng 0 (hình 3.22c) 
Vậy mạch chỉ cho những tín hiệu nằm trong dải tần số từ f1 đến f2 qua chính là tần số cắt thấp 
(fL) và tần số cắt cao fH của mạch. 
Phân tích tần số: 
Ta đã biết tần số cắt của mạch lọc thông thấp và thông cao: 
1 2 1 2
1
2
Cf
R R C C 
 (3.25) 
Công thức này được dùng để tính tần số trung tâm của mạch lọc thông dải hồi tiếp như sau: 
 0
1 2
1
2 ( / / ) f
f
C R R R 
 (3.26) 
Suy ra hệ số phẩm chất Q: 
0 fQ f R C 
Và độ rộng băng tần của mạch: 0
f
BW
Q
Từ các giá trị trên ta suy ra được các giá trị f1 và f2 
Trường hợp Q < 2 
2
1 0
1
1
2 2
BW
f f
Q
 (3.27) 
2
2 0
1
1
2 2
BW
f f
Q
 (3.28) 
Trường hợp 2Q 
 1 0
2
BW
f f (3.29) 
 2 0
2
BW
f f (3.30) 
Và độ lợi của mạch là: 
2
f
VF
i
R
A
R
 (3.31) 
Trong đó Ri bằng điện trở ngõ vào nối tiếp của mạch. 
3.4.3. Mạch lọc thông dải BPF dùng cấu hình Sallen-Key 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
44 
+
V0
Rf
Vi +Vcc
-VccC1 R2
C2R1
Rb
Ra
Hình 3.23. Mạch lọc thông dải dùng cấu hình Sallen-Key 
Hàm truyền độ lợi: 
 1 1
12
1 1 2 1 2 2 1 1 2 1 2
1
1 1 1
b
a
V
fb
a f f
R s
R R C
A s
R RR
s s
R C R C R C R R C R R R C C
 (3.32) 
Tần số trung tâm 
1
0
1 2 1 2
1
2
f
f
R R
f
R R R C C 
 (3.33) 
Hệ số phẩm chất Q 
1
1 2 1 20 0
00
1 1 2 1 2 2 1
1 1 12
f
f
b
a f
R R
R R R C C
Q
R
Q R C R C R C R R C
 

1 1 2 1 2
1 1 2 2 2 1
f f
b
f f
a
R R R R R C C
R
R R C C R C R R
R
(3.34) 
Độ lợi “inner gain” G do mạch khuếch đại không đảo Op-Amp 
 1
b
a
R
G
R
 (3.35) 
Độ lợi tại tần số trung tâm f0 
3
G
A
G
 (3.36) 
Từ biểu thức trên ta thấy phải chọn G < 3, nếu không mạch sẽ bị dao động. Điều này có nghĩa 
là Rb < Ra, và mạch lọc cho độ lợi thấp. Đây cũng chính là nhược điểm của mạch lọc Sallen – 
Key, độ lợi thấp. 
3.5. Mạch lọc chắn dải (Notch filter hay BSF: Band stop filter) 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
45 
Hình 3.24. Sơ đồ khối mạch lọc chắn dải 
Gồm một mạch lọc thông thấp và một mạch lọc thông cao và một mạch khuếch đại cộng. Mạch 
khuếch đại cộng sẽ tạo ngõ ra tương đương tổng của hai mạch lọc. Mạch lọc này được thiết kế 
sao cho f1 thấp hơn f2. Độ rộng băng tần chính là khoảng cách giữa f1 và f2. 
Khi tần số ngõ vào thấp hơn f1, tín hiệu sẽ đi qua mạch lọc thông thấp đến mạch khuếch đại 
tổng và do tần số ngõ vào thấp hơn tần số cắt của mạch lọc thông cao nên V2=0. Như vậy ngõ 
ra của mạch khuếch đại tổng sẽ tương đương ngõ ra của mạch lọc thông thấp. 
Ngược lại khi tần số ngõ vào của mạch cao hơn f2, tín hiệu ngõ vào sẽ qua mạch lọc thông cao 
đến mạch khuếch đại tổng và do tần số ngõ vào cao hơn tần số cắt của mạch lọc thông thấp nên 
V1=0. Như vậy ngõ ra của mạch khuếch đại tổng sẽ tương đương ngõ ra của mạch lọc thông 
cao. 
Khi tần số ngõ vào nằm trong khoảng từ f1 và f2 ngõ ra V1 và V2 đều bằng 0 (xét trường hợp lý 
tưởng) do đó điện áp ngõ ra của mạch khuếch đại tổng bằng 0. Trong thực tế, điện áp ngõ ra 
của mạch lọc này sẽ phụ thuộc tần số ngõ vào gần f1 hay f2. Sơ đồ mạch như hình 3.25 
Hình 3.25. Mạch lọc chắn dải 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
46 
Hình 3.26. Đáp ứng tần số mạch lọc chắn dải 
Mạch đa hồi tiếp 
Mạch lọc chắn dải dùng kết hợp mạch lọc thông thấp và thông cao dễ phân tích nhưng nhược 
điểm là dùng nhiều Op-Amp ta có thể dùng mạch lọc đa hồi tiếp để làm giảm bớt số op-Amp 
như hình 3.27 
+
V0
Rf
Vi
+Vcc
-Vcc
C1
R2
C2
R1
R3
Hình 3.27. Mạch lọc chắn dải dùng cấu trúc đa hồi tiếp 
BÀI TẬP CHƯƠNG 3 
Bài 1: Cho mạch điện như hình, biết R1=10KΩ, C1=100nF, R2=20K, R3=120K 
a. Xác định các tần số cắt. 
b. Vẽ đáp ứng biên độ của mạch 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
47 
Bài 2: Cho mạch lọc thông thấp như hình với R=10KΩ, C=1nF 
a. Tính tần số cắt của mạch 
b. Chọn R1, R2 để độ lợi mạch là 10dB. 
c. Vẽ đáp ứng tần số của mạch 
Bài 3: Thiết kế và vẽ đáp ứng tần số của mạch lọc thông thấp bậc một có tần số cắt fc=15KHz 
và độ lợi vùng dải thông là 25dB. 
Bài 4: Đây là mạch gì? Xác định các tần số cắt và vẽ đáp ứng biên độ của mạch. 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
48 
Bài 5: Xác định các tần số cắt và vẽ đáp ứng biên độ của mạch, biết R1=50KΩ, C1=2nF, 
R2=10K, R3=90K 
Bài 6: Thiết kế bộ lọc thông cao bậc nhất có tần số cắt fc=5KHz, C=0.1nF và độ lợi vùng dải 
thông là 10 lần. 
Bài 7: Thiết kế và vẽ đáp ứng tần số của mạch lọc thông cao bậc một có tần số cắt fc=5KHz và 
độ lợi vùng dải thông là 5 lần. 
Bài 8: Cho mạch điện như hình vẽ 
a. Xác định A(ω) 
b. Vẽ biểu đồ BODE theo biên độ A(ω) 
Vo1
U2
OPAMP
R5
1k
R6
1k
C3
0.022u
C4
0.022u
R7
1k
R8
560
Vi2
V02
V02
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
49 
Bài 9: Thiết kế bộ lọc thông cao bậc 2 có tần số cắt dưới là f =1KHz, C1=C2=0.1µF trong 2 
trường hợp: 
a. Độ lợi dải thông =1 
b. Bộ lọc thông cao có R1=R2 
Bài 10: Thiết kế mạch lọc thông dải bậc 1 bằng cách ghép nối tiếp LPF và HPF. Tần số cắt của 
HPF là 10KHZ và LPF là 70KHz và độ lợi vùng dải thông là 0dB. 
Bài 11: Xác định các tần số cắt và vẽ đáp ứng biên độ của mạch. 
Bài 12: Cho mạch điện như hình vẽ 
U1
OPAMP
C1
0.047u
C2
0.047u
R1
1k
R2
1k
R3
560
R4
1k
Vin
Vo1
Vo1
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
50 
a. Tính tần số cắt của mạch 
b. Xác định độ lợi của mạch 
c. Vẽ đáp ứng tần số của mạch 
Bài 13: Cho mạch điện như hình vẽ, biết R1=1KΩ, R2=10KΩ, R3=10KΩ, R4=10KΩ, 
R5=15KΩ, R6=5KΩ, C1=10nF, C2=10pF. 
a) Xác định các tần số cắt, độ lợi áp của mạch. 
b) Vẽ biểu đồ bode biên độ. 
Bài 14: Cho mạch điện như hình vẽ 
a) Xác định tên gọi từng khối trong mạch. 
b) Xác định các tần số cắt, độ lợi áp của mạch. 
c) Vẽ biểu đồ bode biên độ 
Chương 3: Mạch lọc tích cực sử dụng Op-Amp 
51 
Bài 15: Cho mạch điện như hình vẽ 
a. Tính tần số cắt của mạch 
b. Xác định độ lợi của mạch 
c. Vẽ đáp ứng tần số của mạch 
Bài 16: Thiết kế mạch lọc chắn dải bậc 1 có tần số cắt là 25KHz và 100KHz. Độ lợi vùng tần 
số thấp là 15dB, độ lợi vùng tần số cao là 30dB. 
U1
OPAMP
C1
0.01u
C2
0.01u
R1
1k
R2
1k
Vi
U2
OPAMP
R5
1k
R6
1k
C3
0.1u
C4
0.1u
U3
OPAMP
R9
10k
R10
10k
R11
20k
V0
V0